65-nm-Prozess - 65 nm process

Der 65-  nm- Prozess ist ein fortschrittlicher lithografischer Knoten, der in der Volumen- CMOS- ( MOSFET ) -Halbleiterherstellung verwendet wird . Gedruckte Linienbreiten (dh Transistor-Gate- Längen) können bei einem nominell 65-nm-Prozess nur 25 nm erreichen, während der Abstand zwischen zwei Linien größer als 130 nm sein kann. Zum Vergleich : zelluläre Ribosomen sind etwa 20 nm Ende-zu-Ende. Ein Kristall aus massivem Silizium hat eine Gitterkonstante von 0,543 nm, also haben solche Transistoren einen Durchmesser in der Größenordnung von 100 Atomen . Toshiba und Sony kündigten 2002 den 65-nm-Prozess an, bevor Fujitsu und Toshiba 2004 mit der Produktion begannen und TSMC 2005 mit der Produktion begann. Bis September 2007 produzierten Intel , AMD , IBM , UMC und Chartered auch 65-nm-Chips.

Während Strukturgrößen mit 65 nm oder weniger gezeichnet werden können, betragen die Wellenlängen des für die Lithographie verwendeten Lichts 193 nm und 248 nm. Die Herstellung von Merkmalen im Subwellenlängenbereich erfordert spezielle Bildgebungstechnologien, wie z. B. optische Näherungskorrektur und Phasenverschiebungsmasken . Die Kosten dieser Techniken erhöhen die Herstellungskosten von Subwellenlängen-Halbleiterprodukten erheblich, wobei die Kosten mit jedem fortschreitenden Technologieknoten exponentiell ansteigen. Darüber hinaus werden diese Kosten durch eine zunehmende Anzahl von Maskenschichten, die mit minimalem Abstand gedruckt werden müssen, und die Verringerung der Ausbeute durch das Drucken so vieler Schichten auf dem neuesten Stand der Technik multipliziert. Bei neuen integrierten Schaltungsdesigns berücksichtigt dies die Kosten für das Prototyping und die Produktion.

Die Gate-Dicke, eine weitere wichtige Dimension, wird auf nur 1,2 nm (Intel) reduziert. Nur wenige Atome isolieren den "Schalter"-Teil des Transistors, wodurch Ladung durch ihn fließt. Dieser unerwünschte Effekt, Leckage , wird durch Quantentunneln verursacht . Die neue Chemie von Gate-Dielektrika mit hohem muss mit bestehenden Techniken kombiniert werden, einschließlich Substratvorspannung und mehrfacher Schwellenspannungen, um zu verhindern, dass Leckstrom zu viel Energie verbraucht.

IEDM- Papiere von Intel aus den Jahren 2002, 2004 und 2005 veranschaulichen den Branchentrend, dass die Transistorgrößen nicht mehr zusammen mit den restlichen Merkmalsdimensionen skaliert werden können (Gate-Breite nur von 220 nm auf 210 nm geändert, von 90 nm auf 65 nm Technologie). ). Die Verbindungen (Metall- und Poly-Pitch) schrumpfen jedoch weiter, wodurch die Chipfläche und die Chipkosten sowie der Abstand zwischen den Transistoren verringert werden, was im Vergleich zu früheren Knoten zu leistungsfähigeren Geräten mit größerer Komplexität führt.

Beispiel: Fujitsu 65-nm-Prozess

Es gibt eigentlich zwei Versionen des Prozesses: CS200 mit Schwerpunkt auf hoher Leistung und CS200A mit Schwerpunkt auf geringer Leistung.

Prozessoren mit 65-nm-Fertigungstechnologie

Verweise

Quellen

Vorangestellt von
90 nm
MOSFET- Herstellungsprozesse Nach
45 nm