ARM-Kortex-A57 - ARM Cortex-A57
Allgemeine Information | |
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Gestartet | 2012 |
Entworfen von | ARM-Bestände |
Zwischenspeicher | |
L1- Cache | 80 KiB (48 KiB I-Cache mit Parität, 32 KiB D-Cache mit ECC) pro Kern |
L2-Cache | 512 KiB bis 2 MiB |
L3-Cache | keiner |
Architektur und Klassifizierung | |
Mikroarchitektur | ARMv8-A |
Physikalische Spezifikationen | |
Kerne | |
Produkte, Modelle, Varianten | |
Produktcodename(n) | |
Geschichte | |
Nachfolger | ARM-Cortex-A72 |
Der ARM Cortex-A57 ist eine Mikroarchitektur, die den von ARM Holdings entwickelten ARMv8-A 64-Bit- Befehlssatz implementiert . Der Cortex-A57 ist eine superskalare Pipeline außerhalb der Reihenfolge . Es steht Lizenznehmern als SIP-Core zur Verfügung und eignet sich aufgrund seines Designs für die Integration mit anderen SIP-Cores (zB GPU , Display-Controller , DSP , Bildprozessor usw.) in einem Chip, der ein System-on-a-Chip (SoC) bildet.
Überblick
- Pipeline-Prozessor mit zutiefst außer Betrieb , spekulativem Problem 3-Wege- Superskalar- Ausführungspipeline
- DSP- und NEON SIMD- Erweiterungen sind pro Kern obligatorisch
- Integrierte VFPv4- Gleitkommaeinheit (pro Kern)
- Unterstützung für Hardwarevirtualisierung
- Die Thumb-2- Befehlssatzcodierung reduziert die Größe von 32-Bit-Programmen mit geringen Auswirkungen auf die Leistung.
- TrustZone- Sicherheitserweiterungen
- Program Trace Macrocell und CoreSight Design Kit zur unauffälligen Verfolgung der Befehlsausführung
- 32 KiB Daten (2-fach satzassoziativ) + 48 KiB Instruktion (3-fach satzassoziativ) L1-Cache pro Kern
- Integrierter Level-2-Cache-Controller mit niedriger Latenz (16-Wege satzassoziativ), 512 KB, 1 MB oder 2 MB konfigurierbare Größe pro Cluster
- Vollständig assoziativer L1-Befehlsübersetzungspuffer (TLB) mit 48 Einträgen und nativer Unterstützung für Seitengrößen von 4 KiB, 64 KiB und 1 MB
- 4-Wege-Set-Assoziativ von 1024-Einträgen L2 TLB
- 2-stufiger dynamischer Prädiktor mit Branch Target Buffer (BTB) für eine schnelle Zielgenerierung
- Statischer Verzweigungsprädiktor
- Indirekter Prädiktor
- Rückgabestapel
Chips
Im Januar 2014 kündigte AMD den Opteron A1100 an . Der A1100 ist für Server gedacht und verfügt über vier oder acht Cortex-A57-Kerne, Unterstützung für bis zu 128 GiB DDR3- oder DDR4- RAM, einen achtspurigen PCIe- Controller, acht SATA-Ports (6 Gbit/s) und zwei 10-Gigabit-Ethernet- Ports . Die A1100-Serie wurde im Januar 2016 mit vier und acht Kernversionen veröffentlicht.
Qualcomms erstes Angebot, das zum Sampling im vierten Quartal 2014 zur Verfügung gestellt wurde, war der Snapdragon 810. Er enthält vier Cortex-A57- und vier Cortex-A53- Kerne in einer big.LITTLE- Konfiguration.
Samsung bietet auch Cortex-A57-basierte SoCs an . Der erste ist der Exynos Octa 5433, der ab Q4 2014 zum Bemustern zur Verfügung stand.
Im März 2015 veröffentlichte Nvidia den Tegra X1- SoC, der über vier A57-Kerne mit maximal 2 GHz verfügt.
Siehe auch
- ARM Cortex-A15 , Vorgänger
- ARM Cortex-A72 , Nachfolger
- Vergleich von ARMv8-A-Kernen , ARMv8-Familie
- Vergleich von ARMv7-A-Kernen , ARMv7-Familie