ARM Cortex-A72 - ARM Cortex-A72
| Allgemeine Information | |
|---|---|
| Gestartet | 2016 |
| Entworfen von | ARM Holdings |
| Zwischenspeicher | |
| L1- Cache | 80 KiB (48 KiB I-Cache mit Parität, 32 KiB D-Cache mit ECC) pro Kern |
| L2-Cache | 512 KiB bis 4 MiB |
| L3-Cache | Keiner |
| Architektur und Klassifikation | |
| Mindest. Feature-Größe | 16 nm |
| Mikroarchitektur | ARMv8-A |
| Physikalische Spezifikationen | |
| Kerne | |
| Produkte, Modelle, Varianten | |
| Produktcode Name (n) | |
| Geschichte | |
| Vorgänger | ARM Cortex-A57 |
| Nachfolger | ARM Cortex-A73 |
Der ARM Cortex-A72 ist eine Mikroarchitektur des Umsetzung ARMv8-A 64-Bit - Befehlssatzes von entworfen ARM Holdings ' Austin Center Design. Der Cortex-A72 ist ein 3-Wege - Dekodierungs out-of-order superskalaren Pipeline. Es steht Lizenznehmern als SIP-Kern zur Verfügung und eignet sich aufgrund seines Designs für die Integration mit anderen SIP-Kernen (z. B. GPU , Display-Controller , DSP , Bildprozessor usw.) in einen Chip, der ein System auf einem Chip (SoC) bildet. Der Cortex-A72 wurde 2015 als Nachfolger des Cortex-A57 angekündigt und wurde entwickelt, um 20% weniger Strom zu verbrauchen oder 90% mehr Leistung zu bieten.
Überblick
- Pipeline-Prozessor mit stark außer Betrieb befindlicher , spekulativer 3-Wege- Pipeline für die superskalare Ausführung
- DSP- und NEON SIMD- Erweiterungen sind pro Kern obligatorisch
- VFPv4- Gleitkommaeinheit an Bord (pro Kern)
- Unterstützung der Hardwarevirtualisierung
- Die Codierung des Thumb-2- Befehlssatzes reduziert die Größe von 32-Bit-Programmen, ohne die Leistung zu beeinträchtigen.
- TrustZone- Sicherheitserweiterungen
- Program Trace Macrocell und CoreSight Design Kit zur unauffälligen Verfolgung der Befehlsausführung
- 32 KiB-Daten (2-Wege-Satzassoziativ) + 48 KiB-Befehl (3-Wege-Satzassoziativ) L1-Cache pro Kern
- Integrierter Cache-Controller der Stufe 2 mit niedriger Latenz (16-Wege-Satz-assoziativ), konfigurierbare Größe von 512 KB bis 4 MB pro Cluster
- Vollassoziativer L1-Anweisungsübersetzungs-Lookaside-Puffer (TLB) mit 48 Einträgen und nativer Unterstützung für Seitengrößen von 4 KiB, 64 KiB und 1 MB
- Vollassoziativer L1-Daten-TLB mit 32 Einträgen und nativer Unterstützung für Seitengrößen von 4 KiB, 64 KiB und 1 MB
- 4-Wege-Set-Assoziativ für 1024-Eintrags-L2-TLB pro Kern, unterstützt Hit-under-Miss
- Ausgefeilter Algorithmus zur Vorhersage von Verzweigungen, der die Leistung erheblich steigert und die Energie aufgrund von Fehlvorhersagen und Spekulationen reduziert
- Früher IC-Tag-3-Wege-L1-Cache bei direkt zugeordneter Leistung *
- Regionalisierte TLB- und μBTB-Markierung
- Optimierungen von Verzweigungszielen mit kleinem Versatz
- Unterdrückung überflüssiger Verzweigungsprädiktorzugriffe
Chips
- Broadcom BCM2711 (verwendet in Raspberry Pi 4)
- Löwenmaul 650, 652 und 653
- NXP i.MX8, Layerscape LS1046, LS2088, LX2160, LS1028
- Texas Instruments Jacinto 7-Familie von Automobil- und Industrie-SoC-Prozessoren.
Siehe auch
- ARM Cortex-A57 , Vorgänger
- ARM Cortex-A73 , Nachfolger
- Vergleich von ARMv8-A-Kernen , ARMv8-Familie