CMOS- CMOS

CMOS-Inverter (ein NICHT-Logikgatter )

Komplementärer Metall-Oxid-Halbleiter ( CMOS, ausgesprochen "Seemoos"), auch bekannt als komplementär-symmetrischer Metall-Oxid-Halbleiter ( COS-MOS ), ist eine Art Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) Herstellungsprozess , der komplementäre und symmetrische Paare von p-Typ- und n-Typ- MOSFETs für Logikfunktionen verwendet. Die CMOS-Technologie wird zum Konstruieren von Chips mit integrierten Schaltkreisen (IC) verwendet, einschließlich Mikroprozessoren , Mikrocontrollern , Speicherchips (einschließlich CMOS-BIOS ) und anderen digitalen Logikschaltungen . Die CMOS-Technologie wird auch für analoge Schaltungen wie Bildsensoren ( CMOS-Sensoren ), Datenwandler , HF-Schaltungen ( RF CMOS ) und hochintegrierte Transceiver für viele Kommunikationsarten verwendet.

Mohamed M. Atalla und Dawon Kahng erfanden 1959 den MOSFET in den Bell Labs und demonstrierten dann 1960 die Herstellungsverfahren für PMOS (p-Typ MOS) und NMOS (n-Typ MOS). Diese Prozesse wurden später kombiniert und in die komplementären MOS (CMOS)-Prozess von Chih-Tang Sah und Frank Wanlass bei Fairchild Semiconductor im Jahr 1963. RCA vermarktete die Technologie Ende der 1960er Jahre unter dem Warenzeichen "COS-MOS" und zwang andere Hersteller, einen anderen Namen zu finden, was dazu führte, dass "CMOS" zu der Standardname für die Technologie in den frühen 1970er Jahren. CMOS überholte schließlich in den 1980er Jahren NMOS als dominierenden MOSFET-Herstellungsprozess für Chips mit sehr großer Integration (VLSI) und ersetzte gleichzeitig die frühere Transistor-Transistor-Logik (TTL)-Technologie. CMOS ist seitdem der Standardherstellungsprozess für MOSFET- Halbleiterbauelemente in VLSI-Chips geblieben. Ab 2011 werden 99% der IC-Chips, einschließlich der meisten digitalen , analogen und Mixed-Signal- ICs, mit CMOS-Technologie hergestellt.

Zwei wichtige Eigenschaften von CMOS-Bauelementen sind eine hohe Rauschunempfindlichkeit und ein geringer statischer Stromverbrauch . Da ein Transistor des MOSFET-Paares immer ausgeschaltet ist, zieht die Reihenschaltung nur kurzzeitig während des Umschaltens zwischen Ein- und Aus-Zuständen signifikante Leistung. Folglich produzieren CMOS-Bauelemente nicht so viel Abwärme wie andere Logikformen wie NMOS-Logik oder Transistor-Transistor-Logik (TTL), die normalerweise einen gewissen Ruhestrom haben, selbst wenn sie ihren Zustand nicht ändern. Diese Eigenschaften ermöglichen es CMOS, eine hohe Dichte an Logikfunktionen auf einem Chip zu integrieren. Vor allem aus diesem Grund wurde CMOS die am weitesten verbreitete Technologie, die in VLSI-Chips implementiert wurde.

Der Begriff "Metall-Oxid-Halbleiter" bezieht sich auf die physikalische Struktur von MOS -Feldeffekttransistoren mit einer Metall-Gate- Elektrode auf einem Oxid-Isolator, der sich wiederum auf einem Halbleitermaterial befindet . Früher wurde Aluminium verwendet, heute ist das Material Polysilizium . Andere Metallgates haben mit dem Aufkommen von High-κ-Dielektrikumsmaterialien im CMOS-Prozess ein Comeback erlebt, wie von IBM und Intel für den 45-Nanometer- Knoten und kleinere Größen angekündigt .

Technische Details

"CMOS" bezieht sich sowohl auf einen bestimmten Stil des Designs digitaler Schaltungen als auch auf die Familie von Prozessen, die verwendet werden, um diese Schaltungen auf integrierten Schaltungen (Chips) zu implementieren. CMOS-Schaltkreise verbrauchen weniger Strom als Logikfamilien mit ohmschen Lasten. Da dieser Vorteil zugenommen und an Bedeutung gewonnen hat, haben sich CMOS-Prozesse und -Varianten durchgesetzt, so dass die überwiegende Mehrheit der modernen Herstellung integrierter Schaltungen auf CMOS-Prozessen basiert. CMOS-Logik verbraucht über 7-  mal weniger Strom als NMOS-Logik und etwa 100.000-mal weniger Strom als Bipolartransistor -Transistor-Logik (TTL).

CMOS-Schaltungen verwenden eine Kombination aus Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) vom p-Typ und n-Typ , um logische Gatter und andere digitale Schaltungen zu implementieren . Obwohl CMOS-Logik zu Demonstrationszwecken mit diskreten Bauelementen implementiert werden kann, handelt es sich bei kommerziellen CMOS-Produkten um integrierte Schaltungen, die aus bis zu Milliarden von Transistoren beider Typen auf einem rechteckigen Siliziumstück zwischen 10 und 400 mm 2 bestehen .

CMOS verwendet immer alle MOSFETs vom Anreicherungstyp (mit anderen Worten, eine Gate-Source-Spannung von null schaltet den Transistor aus).

Geschichte

Das Prinzip der komplementären Symmetrie wurde erstmals 1953 von George Sziklai eingeführt, der dann mehrere komplementäre bipolare Schaltkreise diskutierte. Paul Weimer , ebenfalls bei RCA , erfand 1962 TFT- Komplementärschaltungen, einen nahen Verwandten von CMOS. Er erfand komplementäre Flip-Flop- und Inverterschaltungen, arbeitete jedoch nicht in einer komplexeren komplementären Logik. Er war der erste, der p-Kanal- und n-Kanal-TFTs in einer Schaltung auf demselben Substrat unterbringen konnte. Drei Jahre zuvor veröffentlichten John T. Wallmark und Sanford M. Marcus eine Vielzahl komplexer Logikfunktionen, die als integrierte Schaltungen unter Verwendung von JFETs implementiert wurden , einschließlich komplementärer Speicherschaltungen. Frank Wanlass kannte die Arbeit von Weimer bei RCA.

Der MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor oder MOS-Transistor) wurde 1959 von Mohamed M. Atalla und Dawon Kahng in den Bell Labs erfunden. Ursprünglich gab es zwei Arten von MOSFET- Herstellungsprozessen , PMOS ( p-Typ- MOS) und NMOS ( n-Typ- MOS). Beide Typen wurden von Atalla und Kahng entwickelt, als sie ursprünglich den MOSFET erfanden und 1960 sowohl PMOS- als auch NMOS-Bauelemente mit 20 µm und dann 10 µm Gate-Längen herstellten. Während der MOSFET zunächst von Bell Labs zugunsten von Bipolartransistoren übersehen und ignoriert wurde , Die MOSFET-Erfindung hat bei Fairchild Semiconductor großes Interesse geweckt . Basierend auf Atallas Arbeit führte Chih-Tang Sah mit seiner Ende 1960 hergestellten MOS-gesteuerten Tetrode bei Fairchild die MOS-Technologie ein .

Chih-Tang Sah und Frank Wanlass bei Fairchild haben eine neue Art von MOSFET-Logik entwickelt, die sowohl den PMOS- als auch den NMOS-Prozess kombiniert und als komplementäre MOS (CMOS) bezeichnet wird . Im Februar 1963 veröffentlichten sie die Erfindung in einer Forschungsarbeit . Wanlass meldete später im Juni 1963 das US-Patent 3,356,858 für CMOS-Schaltungen an, das 1967 erteilt wurde. Sowohl in der Forschungsarbeit als auch im Patent wurde die Herstellung von CMOS-Bauelementen auf der Grundlage der thermischen Oxidation eines Siliziumsubstrats zu Schicht aus Siliziumdioxid, die sich zwischen dem Drain-Kontakt und dem Source-Kontakt befindet.

CMOS wurde Ende der 1960er Jahre von RCA kommerzialisiert . RCA übernahm CMOS für das Design integrierter Schaltkreise (ICs), entwickelte 1965 CMOS-Schaltungen für einen Air Force- Computer und 1968 einen 288- Bit- CMOS- SRAM- Speicherchip. RCA verwendete 1968 auch CMOS für seine integrierten Schaltkreise der 4000er-Serie . beginnend mit einem 20- μm- Halbleiterherstellungsprozess, bevor er in den nächsten Jahren schrittweise auf einen 10-μm-Prozess skaliert wird .  

Die CMOS-Technologie wurde von der amerikanischen Halbleiterindustrie zunächst zugunsten des damals leistungsfähigeren NMOS übersehen . CMOS wurde jedoch aufgrund seines geringen Stromverbrauchs von japanischen Halbleiterherstellern schnell übernommen und weiterentwickelt, was zum Aufstieg der japanischen Halbleiterindustrie führte. Toshiba entwickelte C²MOS (getaktete CMOS), eine Schaltungstechnik mit geringerem Stromverbrauch und schnellen Arbeitsgeschwindigkeit als herkömmliche CMOS, 1969 Toshiba verwendete seine C²MOS Technologie zur Entwicklung einer Großintegration (LSI) Chip für Sharp ‚s Elsi Mini LED Tasche Taschenrechner , entwickelt 1971 und veröffentlicht 1972. Suwa Seikosha (jetzt Seiko Epson ) begann 1969 mit der Entwicklung eines CMOS-IC-Chips für eine Seiko- Quarzuhr und begann 1971 mit der Einführung der Seiko Analog Quartz 38SQW-Uhr mit der Massenproduktion Das erste massenproduzierte CMOS-Unterhaltungselektronikprodukt war die 1970 auf den Markt gebrachte Digitaluhr Hamilton Pulsar "Wrist Computer". Aufgrund des geringen Stromverbrauchs wird CMOS-Logik seit den 1970er Jahren häufig für Taschenrechner und Uhren verwendet .

Die frühesten Mikroprozessoren in den frühen 1970er Jahren waren PMOS-Prozessoren, die zunächst die frühe Mikroprozessorindustrie dominierten . In den späten 1970er Jahren hatten NMOS-Mikroprozessoren PMOS-Prozessoren überholt. CMOS-Mikroprozessoren wurden 1975 mit dem Intersil 6100 und dem RCA CDP 1801 eingeführt . CMOS-Prozessoren wurden jedoch erst in den 1980er Jahren dominant.

CMOS war anfangs langsamer als NMOS-Logik , daher wurde NMOS in den 1970er Jahren häufiger für Computer verwendet. Der Intel 5101 (1 kb SRAM ) CMOS-Speicherchip (1974) hatte eine Zugriffszeit von 800 ns , während der damals schnellste NMOS-Chip, der Intel 2147 (4 kb SRAM) HMOS- Speicherchip (1976), eine Zugriffszeit hatte von 55/70 ns. 1978 führte ein Hitachi- Forschungsteam unter der Leitung von Toshiaki Masuhara den Twin-Well-Hi-CMOS-Prozess mit seinem HM6147 (4- kb-SRAM) -Speicherchip ein , der mit einem 3 μm-Prozess hergestellt wurde . Der Hitachi HM6147-Chip konnte die Leistung (55/70 ns Zugriff) des Intel 2147 HMOS-Chips erreichen, während der HM6147 auch deutlich weniger Strom (15 mA ) als der 2147 (110 mA) verbrauchte . Mit vergleichbarer Leistung und viel weniger Stromverbrauch hat der Twin-Well-CMOS-Prozess in den 1980er Jahren NMOS als gängigstes Halbleiterherstellungsverfahren für Computer abgelöst.          

In den 1980er Jahren überholten CMOS-Mikroprozessoren NMOS-Mikroprozessoren. Die Galileo- Raumsonde der NASA , die 1989 in die Umlaufbahn des Jupiter geschickt wurde, verwendete aufgrund des geringen Stromverbrauchs den CMOS-Mikroprozessor RCA 1802 .

Intel führte 1983 einen 1,5-μm-Prozess für die Herstellung von CMOS- Halbleiterbauelementen ein. Mitte der 1980er Jahre entwickelte Bijan Davari von IBM eine hochleistungsfähige Niederspannungs - CMOS-Technologie im Submikronbereich , die die Entwicklung schnellerer Computer sowie tragbare Computer und batteriebetriebene Taschenelektronik . 1988 leitete Davari ein IBM-Team, das einen hochleistungsfähigen 250-Nanometer- CMOS-Prozess demonstrierte .

Fujitsu vermarktete 1987 einen 700- nm- CMOS-Prozess, und 1989 brachten Hitachi, Mitsubishi Electric , NEC und Toshiba 500- nm- CMOS auf den Markt . 1993 vermarktete Sony einen 350- nm- CMOS-Prozess, während Hitachi und NEC 250- nm- CMOS vermarkteten . Hitachi führte 1995 einen 160- nm- CMOS-Prozess ein, dann führte Mitsubishi 1996 einen 150- nm-CMOS ein und dann führte Samsung Electronics 1999 einen 140- nm- Prozess ein .        

Im Jahr 2000 Gurtej Singh Sandhu und Trung T. Doan bei Micron Technology erfunden atomic layer deposition Hoch κ dielektrischen Schichten , die zur Entwicklung eines kosteneffizienten 90nm - CMOS - Prozesses. Toshiba und Sony entwickelten einen 65 nm im Jahr 2002 CMOS - Prozess, und dann TSMC hat die Entwicklung von 45 - nm - CMOS - Logik im Jahr 2004. Die Entwicklung des Tonhöhe Double - Patterning von Gurtej Singh Sandhu an Micron Technology zur Entwicklung von LED 30  nm Klasse CMOS in der 2000er.

CMOS wird in den meisten modernen LSI- und VLSI- Geräten verwendet. Ab 2010 sind CPUs mit der besten Leistung pro Watt jedes Jahr seit 1976 statische CMOS- Logik . Ab 2019 ist die planare CMOS-Technologie immer noch die gebräuchlichste Form der Herstellung von Halbleiterbauelementen, wird jedoch nach und nach durch nicht-planare FinFET- Technologie ersetzt , die in der Lage ist , Halbleiterknoten kleiner als 20  nm herzustellen .

Inversion

CMOS-Schaltungen sind so aufgebaut, dass alle P-Typ-Metall-Oxid-Halbleiter- (PMOS)-Transistoren entweder einen Eingang von der Spannungsquelle oder von einem anderen PMOS-Transistor haben müssen. Ebenso müssen alle NMOS- Transistoren entweder einen Eingang von Masse oder von einem anderen NMOS-Transistor haben. Die Zusammensetzung eines PMOS-Transistors erzeugt einen niedrigen Widerstand zwischen seinen Source- und Drain-Kontakten, wenn eine niedrige Gate- Spannung angelegt wird, und einen hohen Widerstand, wenn eine hohe Gate-Spannung angelegt wird. Andererseits erzeugt die Zusammensetzung eines NMOS-Transistors einen hohen Widerstand zwischen Source und Drain, wenn eine niedrige Gatespannung angelegt wird, und einen niedrigen Widerstand, wenn eine hohe Gatespannung angelegt wird. CMOS erreicht eine Stromreduzierung, indem es jeden nMOSFET mit einem pMOSFET ergänzt und beide Gates und beide Drains miteinander verbindet. Eine hohe Spannung an den Gates bewirkt, dass der nMOSFET leitet und der pMOSFET nicht leitet, während eine niedrige Spannung an den Gates das Gegenteil bewirkt. Diese Anordnung reduziert den Stromverbrauch und die Wärmeerzeugung stark. Während der Schaltzeit leiten jedoch beide MOSFETs kurzzeitig, wenn die Gatespannung von einem Zustand in einen anderen übergeht. Dies führt zu einem kurzen Anstieg des Stromverbrauchs und wird bei hohen Frequenzen zu einem ernsthaften Problem.

Statischer CMOS-Inverter. V dd und V ss stehen für Drain bzw. Source .

Das nebenstehende Bild zeigt, was passiert, wenn ein Eingang sowohl mit einem PMOS-Transistor (oben im Diagramm) als auch mit einem NMOS-Transistor (unten im Diagramm) verbunden ist. Wenn die Spannung von Eingang A niedrig ist, befindet sich der Kanal des NMOS-Transistors in einem hochohmigen Zustand. Dies begrenzt den Strom, der von Q nach Masse fließen kann. Der Kanal des PMOS-Transistors befindet sich in einem niederohmigen Zustand und es kann viel mehr Strom von der Versorgung zum Ausgang fließen. Da der Widerstand zwischen der Versorgungsspannung und Q niedrig ist, ist der Spannungsabfall zwischen der Versorgungsspannung und Q aufgrund eines von Q gezogenen Stroms klein. Der Ausgang registriert daher eine hohe Spannung.

Andererseits, wenn die Spannung von Eingang A hoch ist, befindet sich der PMOS-Transistor in einem AUS-Zustand (hoher Widerstand), so dass er den von der positiven Versorgung zum Ausgang fließenden Strom begrenzen würde, während sich der NMOS-Transistor im EIN-Zustand befindet ( niedriger Widerstand) Zustand, der den Ausgang vom Drain zur Erde ermöglicht. Da der Widerstand zwischen Q und Masse gering ist, ist der Spannungsabfall aufgrund eines in Q gezogenen Stroms, der Q über Masse legt, klein. Dieser geringe Abfall führt dazu, dass der Ausgang eine niedrige Spannung registriert.

Kurz gesagt sind die Ausgänge der PMOS- und NMOS-Transistoren komplementär, so dass, wenn der Eingang niedrig ist, der Ausgang hoch ist, und wenn der Eingang hoch ist, ist der Ausgang niedrig. Aufgrund dieses Verhaltens von Eingang und Ausgang ist der Ausgang der CMOS-Schaltung das Gegenteil des Eingangs.

Stromversorgungsstifte

Die Stromversorgungspins für CMOS werden je nach Hersteller als V DD und V SS oder V CC und Ground (GND) bezeichnet. V DD und V SS sind Überträge von herkömmlichen MOS-Schaltungen und stehen für die Drain- und Source- Versorgung. Diese gelten nicht direkt für CMOS, da es sich bei beiden Lieferungen um Quelllieferungen handelt. V CC und Masse sind Überträge von der TTL-Logik, und diese Nomenklatur wurde mit der Einführung der 54C/74C-Reihe von CMOS beibehalten.

Dualität

Ein wichtiges Merkmal einer CMOS-Schaltung ist die Dualität, die zwischen ihren PMOS-Transistoren und NMOS-Transistoren besteht. Eine CMOS-Schaltung wird erzeugt, um zu ermöglichen, dass immer ein Pfad vom Ausgang entweder zur Stromquelle oder zur Masse existiert. Um dies zu erreichen, muss die Menge aller Pfade zur Spannungsquelle das Komplement der Menge aller Pfade zur Erde sein. Dies kann leicht erreicht werden, indem man das eine in Bezug auf das NICHT des anderen definiert. Aufgrund der auf De Morgans Gesetzen basierenden Logik weisen die PMOS-Transistoren in Parallelschaltung entsprechende NMOS-Transistoren in Reihe auf, während die PMOS-Transistoren in Reihe entsprechende NMOS-Transistoren in Reihe haben.

Logik

NAND-Gatter in CMOS-Logik

Komplexere Logikfunktionen, wie solche, die UND- und ODER-Gatter beinhalten, erfordern das Manipulieren der Pfade zwischen den Gattern, um die Logik darzustellen. Wenn ein Pfad aus zwei in Reihe geschalteten Transistoren besteht, müssen beide Transistoren einen geringen Widerstand gegenüber der entsprechenden Versorgungsspannung aufweisen, wodurch ein UND modelliert wird. Wenn ein Pfad aus zwei parallel geschalteten Transistoren besteht, müssen entweder einer oder beide Transistoren einen niedrigen Widerstand aufweisen, um die Versorgungsspannung mit dem Ausgang zu verbinden, wodurch ein ODER modelliert wird.

Rechts ist ein Schaltplan eines NAND-Gatters in CMOS-Logik dargestellt. Wenn beide Eingänge A und B hoch sind, leiten beide NMOS-Transistoren (untere Hälfte des Diagramms) und keiner der PMOS-Transistoren (obere Hälfte) leitet, und zwischen dem Ausgang und V . wird ein leitender Pfad hergestellt ss (Masse), wodurch der Ausgang niedrig wird. Wenn beide Eingänge A und B niedrig sind, leitet keiner der NMOS-Transistoren, während beide PMOS-Transistoren leiten, wodurch ein leitender Pfad zwischen dem Ausgang und V dd (Spannungsquelle) entsteht, wodurch der Ausgang hoch wird. Wenn einer der Eingänge A oder B niedrig ist, leitet einer der NMOS-Transistoren nicht, einer der PMOS-Transistoren wird und ein leitender Pfad wird zwischen dem Ausgang und V dd (Spannungsquelle) hergestellt, wodurch der Ausgang hoch wird. Da die einzige Konfiguration der beiden Eingänge, die zu einem niedrigen Ausgang führt, ist, wenn beide hoch sind, implementiert diese Schaltung ein NAND (NICHT UND) Logikgatter.

Ein Vorteil von CMOS gegenüber NMOS-Logik besteht darin, dass sowohl die Ausgangsübergänge von niedrig zu hoch als auch von hoch zu niedrig schnell sind, da die (PMOS) Pull-up-Transistoren beim Einschalten einen niedrigen Widerstand aufweisen, im Gegensatz zu den Lastwiderständen in der NMOS-Logik. Außerdem schwingt das Ausgangssignal die volle Spannung zwischen der Low- und High-Schiene. Diese starke, fast symmetrische Reaktion macht CMOS auch widerstandsfähiger gegen Rauschen.

Siehe Logischer Aufwand für ein Verfahren zur Berechnung der Verzögerung in einer CMOS-Schaltung.

Beispiel: NAND-Gatter im physikalischen Layout

Das physikalische Layout einer NAND-Schaltung. Die größeren Bereiche der N-Typ-Diffusion und P-Typ-Diffusion sind Teil der Transistoren. Die beiden kleineren Bereiche auf der linken Seite sind Abgriffe, um Latchup zu verhindern .
Vereinfachter Herstellungsprozess eines CMOS-Inverters auf einem p-Substrat in der Halbleiter-Mikrofabrikation. In Schritt 1 werden zunächst Siliziumdioxidschichten durch thermische Oxidation gebildet. Hinweis: Gate-, Source- und Drain-Kontakte liegen in realen Geräten normalerweise nicht auf derselben Ebene, und das Diagramm ist nicht maßstabsgetreu.

Dieses Beispiel zeigt ein NAND- Logikgerät, das als physikalische Darstellung so gezeichnet wurde, wie es hergestellt würde. Die physische Layout-Perspektive ist eine "Vogelperspektive" eines Stapels von Ebenen. Die Schaltung ist auf einem P-Typ- Substrat aufgebaut. Das Polysilizium , die Diffusion und die n-Wanne werden als "Basisschichten" bezeichnet und tatsächlich in Gräben des P-Typ-Substrats eingefügt. (Siehe Schritte 1 bis 6 im Prozessdiagramm unten rechts) Die Kontakte durchdringen eine isolierende Schicht zwischen den Basisschichten und der ersten Metallschicht (Metall1) und stellen eine Verbindung her.

Die Eingänge zum NAND (in grüner Farbe dargestellt) sind aus Polysilizium. Die Transistoren (Vorrichtungen) werden durch den Schnittpunkt von Polysilizium und Diffusion gebildet; N-Diffusion für das N-Gerät & P-Diffusion für das P-Gerät (in lachsfarbener bzw. gelber Färbung dargestellt). Der Ausgang ("out") ist metallisch miteinander verbunden (dargestellt in Cyan-Farbe). Verbindungen zwischen Metall und Polysilizium oder Diffusion werden durch Kontakte hergestellt (dargestellt als schwarze Quadrate). Das physikalische Layout- Beispiel stimmt mit der NAND-Logikschaltung aus dem vorherigen Beispiel überein.

Das N-Bauelement wird auf einem P-Typ-Substrat hergestellt, während das P-Bauelement in einer N-Typ- Wanne (n-Wanne) hergestellt wird. Ein P-Substrat-"Tap" ist mit V SS verbunden und ein N-Typ n- Wannen -Tap ist mit V DD verbunden , um Latchup zu verhindern .

Querschnitt zweier Transistoren in einem CMOS-Gate, in einem N-Wannen-CMOS-Prozess

Leistung: Schalten und Lecken

CMOS-Logik verbraucht weniger Energie als NMOS-Logikschaltungen, da CMOS nur beim Schalten Energie verbraucht ("dynamische Energie"). Bei einem typischen ASIC in einem modernen 90-Nanometer- Prozess kann das Umschalten des Ausgangs 120 Pikosekunden dauern und erfolgt alle zehn Nanosekunden. Die NMOS-Logik verbraucht immer dann Energie, wenn der Transistor eingeschaltet ist, da ein Strompfad von V dd zu V ss durch den Lastwiderstand und das n-Typ-Netzwerk besteht.

Statische CMOS-Gates sind sehr energieeffizient, da sie im Leerlauf fast keine Energie verbrauchen. Früher war der Stromverbrauch von CMOS-Bauelementen beim Design von Chips nicht das Hauptproblem. Faktoren wie Geschwindigkeit und Fläche dominierten die Designparameter. Da sich die CMOS-Technologie unter Submikrometer-Niveaus bewegt hat, ist der Stromverbrauch pro Flächeneinheit des Chips enorm gestiegen.

Grob klassifizierend tritt die Verlustleistung in CMOS-Schaltungen aufgrund von zwei Komponenten auf, statisch und dynamisch:

Statische Ableitung

Sowohl NMOS- als auch PMOS-Transistoren haben eine Gate-Source- Schwellenspannung , unterhalb derer der Strom ( Sub-Schwellenstrom genannt ) durch das Gerät exponentiell abfällt. Historisch wurden CMOS-Designs mit Versorgungsspannungen betrieben, die viel höher waren als ihre Schwellenspannungen (V dd könnte 5 V betragen haben und V th sowohl für NMOS als auch PMOS könnte 700 mV betragen haben). Ein spezieller Transistortyp, der in einigen CMOS-Schaltungen verwendet wird, ist der native Transistor mit einer Schwellenspannung nahe Null .

SiO 2 ist ein guter Isolator, aber bei sehr geringer Dicke können Elektronen durch die sehr dünne Isolierung hindurchtunneln; die Wahrscheinlichkeit fällt exponentiell mit der Oxiddicke ab. Der Tunnelstrom wird für Transistoren unterhalb der 130-nm-Technologie mit Gateoxiden von 20 oder dünner sehr wichtig.

Kleine Sperrleckströme werden aufgrund der Bildung einer Sperrvorspannung zwischen Diffusionsgebieten und Wannen (zB p-Typ-Diffusion gegenüber n-Wanne), Wannen und Substrat (zB n-Wanne vs. p-Substrat) gebildet. In modernen Prozessen ist der Diodenleckstrom im Vergleich zu Subschwellen- und Tunnelströmen sehr klein, so dass diese bei Leistungsberechnungen vernachlässigt werden können.

Wenn die Verhältnisse nicht übereinstimmen, können unterschiedliche Ströme von PMOS und NMOS vorliegen; dies kann zu einem Ungleichgewicht führen und somit führt ein falscher Strom dazu, dass sich der CMOS aufheizt und unnötig Energie verbraucht. Darüber hinaus haben neuere Studien gezeigt, dass die Verlustleistung aufgrund von Alterungseffekten als Kompromiss für die langsameren Geräte abnimmt.

Dynamische Ableitung

Laden und Entladen von Lastkapazitäten

CMOS-Schaltungen leiten Leistung ab, indem sie die verschiedenen Lastkapazitäten (meist Gate- und Drahtkapazitäten, aber auch Drain- und einige Source-Kapazitäten) aufladen, wenn sie geschaltet werden. In einem vollständigen Zyklus der CMOS-Logik fließt Strom von V DD zur Lastkapazität, um diese zu laden, und fließt dann während der Entladung von der geladenen Lastkapazität (C L ) nach Masse. In einem vollständigen Lade-/Entladezyklus wird somit insgesamt Q = C L V DD von V DD auf Masse übertragen. Multiplizieren Sie mit der Schaltfrequenz der Lastkapazitäten, um den verwendeten Strom zu erhalten, und multiplizieren Sie erneut mit der durchschnittlichen Spannung, um die charakteristische Schaltleistung zu erhalten, die von einem CMOS-Bauelement verbraucht wird: .

Da die meisten Gatter nicht bei jedem Taktzyklus arbeiten/schalten , werden sie oft von einem Faktor begleitet , dem sogenannten Aktivitätsfaktor. Nun kann die dynamische Verlustleistung umgeschrieben werden als .

Eine Uhr in einem System hat einen Aktivitätsfaktor α=1, da sie in jedem Zyklus steigt und fällt. Die meisten Daten haben einen Aktivitätsfaktor von 0,1. Wenn die korrekte Lastkapazität an einem Knoten zusammen mit seinem Aktivitätsfaktor geschätzt wird, kann die dynamische Verlustleistung an diesem Knoten effektiv berechnet werden.

Da es sowohl für pMOS als auch für nMOS eine endliche Anstiegs-/Abfallzeit gibt, werden beide Transistoren während des Übergangs, beispielsweise von Aus nach Ein, für eine kurze Zeit eingeschaltet, in der der Strom einen Weg direkt von V DD nach findet Masse, wodurch ein Kurzschlussstrom entsteht . Die Kurzschlussleistung nimmt mit der Anstiegs- und Abfallzeit der Transistoren zu.

Eine zusätzliche Form des Stromverbrauchs wurde in den 1990er Jahren bedeutsam, als die Drähte auf dem Chip schmaler und die langen Drähte widerstandsfähiger wurden. CMOS-Gates am Ende dieser Widerstandsdrähte sehen langsame Eingangsübergänge. Während der Mitte dieser Übergänge sind sowohl das NMOS- als auch das PMOS-Logiknetzwerk teilweise leitend und der Strom fließt direkt von V DD zu V SS . Die so eingesetzte Leistung wird Brechstangenleistung genannt . Ein sorgfältiges Design, das schwach angesteuerte lange dünne Drähte vermeidet, verbessert diesen Effekt, aber die CMOS-Leistung kann einen wesentlichen Teil der dynamischen CMOS-Leistung ausmachen.

Um die Designs zu beschleunigen, sind die Hersteller auf Konstruktionen mit niedrigeren Spannungsschwellen umgestiegen, aber aus diesem Grund hat ein moderner NMOS-Transistor mit einer V th von 200 mV einen erheblichen Leckstrom unterhalb der Schwelle . Designs (z. B. Desktop-Prozessoren), die eine große Anzahl von Schaltungen enthalten, die nicht aktiv schalten, verbrauchen aufgrund dieses Leckstroms immer noch Strom. Die Verlustleistung ist ein erheblicher Teil der Gesamtleistung, die von solchen Konstruktionen verbraucht wird. Multi-Threshold-CMOS (MTCMOS), das jetzt von Gießereien erhältlich ist, ist ein Ansatz zur Steuerung der Verlustleistung. Mit MTCMOS, hohen V th - Transistoren verwendet werden , wenn die Schaltgeschwindigkeit nicht kritisch ist, während niedrige V th Transistoren in geschwindigkeitsabhängigen Pfaden verwendet werden. Weitere Technologiefortschritte, die noch dünnere Gate-Dielektrika verwenden, weisen aufgrund des Stromtunnelns durch das extrem dünne Gate-Dielektrikum eine zusätzliche Leckkomponente auf . Die Verwendung von High-κ-Dielektrika anstelle von Siliziumdioxid, das das herkömmliche Gate-Dielektrikum ist, ermöglicht eine ähnliche Geräteleistung, jedoch mit einem dickeren Gate-Isolator, wodurch dieser Strom vermieden wird. Die Reduzierung der Verlustleistung durch neue Material- und Systemdesigns ist entscheidend für die Aufrechterhaltung der Skalierung von CMOS.

Eingangsschutz

Parasitäre Transistoren, die der CMOS-Struktur inhärent sind, können durch Eingangssignale außerhalb des normalen Betriebsbereichs, zB elektrostatische Entladungen oder Leitungsreflexionen, eingeschaltet werden . Der resultierende Latch-up kann das CMOS-Bauelement beschädigen oder zerstören. Klemmdioden sind in CMOS-Schaltungen enthalten, um mit diesen Signalen umzugehen. Die Datenblätter der Hersteller geben den maximal zulässigen Strom an, der durch die Dioden fließen darf.

Analoger CMOS

Neben digitalen Anwendungen wird die CMOS-Technologie auch in analogen Anwendungen eingesetzt. Auf dem Markt sind beispielsweise CMOS- Operationsverstärker- ICs erhältlich. Übertragungsgatter können als analoge verwendet werden Multiplexer anstelle von Signalrelais . Die CMOS-Technologie wird auch häufig für HF- Schaltungen bis hin zu Mikrowellenfrequenzen in Mixed-Signal- Anwendungen (analog + digital) verwendet.

HF-CMOS

HF-CMOS bezeichnet HF-Schaltungen ( Hochfrequenzschaltungen ), die auf der integrierten Mischsignal- CMOS-Schaltungstechnologie basieren . Sie sind in der drahtlosen Telekommunikationstechnologie weit verbreitet . RF CMOS wurde von Asad Abidi während seiner Tätigkeit an der UCLA in den späten 1980er Jahren entwickelt. Dies veränderte die Art und Weise , in der HF - Schaltungen entwickelt wurden, um den Austausch von diskreten führenden Bipolartransistoren mit integrierten CMOS - Schaltungen in Funktransceiver . Es ermöglichte hochentwickelte, kostengünstige und tragbare Endbenutzer- Endgeräte und führte zu kleinen, kostengünstigen, stromsparenden und tragbaren Einheiten für eine breite Palette von drahtlosen Kommunikationssystemen. Dies ermöglichte die Kommunikation „jederzeit und überall“ und trug zur drahtlosen Revolution bei , die zum schnellen Wachstum der drahtlosen Industrie führte.

Die Basisband-Prozessoren und Funk-Transceiver in allen modernen drahtlosen Netzwerkgeräten und Mobiltelefonen werden mit HF-CMOS-Geräten in Massenproduktion hergestellt. HF-CMOS-Schaltungen werden häufig zum Senden und Empfangen von drahtlosen Signalen in einer Vielzahl von Anwendungen verwendet, wie Satellitentechnologie (wie GPS ), Bluetooth , Wi-Fi , Nahfeldkommunikation (NFC), Mobilfunknetze (wie 3G und 4G ), terrestrische Ausstrahlung und Automobil - Radar - Anwendungen, unter anderem verwendet.

Beispiele für kommerzielle HF-CMOS-Chips umfassen das schnurlose DECT- Telefon von Intel und 802.11 ( Wi-Fi )-Chips, die von Atheros und anderen Unternehmen entwickelt wurden. Kommerzielle HF-CMOS-Produkte werden auch für Bluetooth- und Wireless LAN (WLAN)-Netzwerke verwendet. RF-CMOS wird auch in Funk-Transceivern für drahtlose Standards wie GSM , Wi-Fi und Bluetooth, Transceivern für mobile Netzwerke wie 3G und Remote-Einheiten in drahtlosen Sensornetzwerken (WSN) verwendet.

Die HF-CMOS-Technologie ist für die moderne drahtlose Kommunikation, einschließlich drahtloser Netzwerke und mobiler Kommunikationsgeräte , von entscheidender Bedeutung. Eines der Unternehmen, das die HF-CMOS-Technologie kommerzialisiert hat, war Infineon . Seine CMOS- HF-Schalter in großen Mengen verkaufen  jährlich über 1 Milliarde Einheiten und erreichen ab  2018 kumuliert 5 Milliarden Einheiten.

Temperaturbereich

Herkömmliche CMOS-Bauelemente arbeiten in einem Bereich von −55 °C bis +125 °C.

Bereits im August 2008 gab es theoretische Hinweise darauf, dass Silizium-CMOS bis -233 °C (40 K ) funktionieren wird  . Mit übertakteten AMD Phenom II Prozessoren mit einer Kombination aus flüssigem Stickstoff und flüssiger Heliumkühlung werden seitdem Betriebstemperaturen nahe 40 K erreicht .

Siliziumkarbid- CMOS-Bauelemente wurden ein Jahr lang bei 500°C getestet.

Einelektronen-MOS-Transistoren

Ultrakleine (L = 20 nm, W = 20 nm) MOSFETs erreichen die Ein-Elektronen-Grenze, wenn sie bei kryogenen Temperaturen in einem Bereich von −269 °C (4  K ) bis etwa −258 °C (15  K ) betrieben werden. Der Transistor zeigt eine Coulomb-Blockade aufgrund der fortschreitenden Ladung von Elektronen nacheinander. Die Anzahl der im Kanal eingeschlossenen Elektronen wird durch die Gatespannung gesteuert, beginnend mit einer Besetzung von null Elektronen, und sie kann auf eins oder viele eingestellt werden.

Siehe auch

Verweise

Weiterlesen

Externe Links