LPDDR - LPDDR

Mobile DDR: Samsung K4X2G323PD-8GD8

LPDDR , eine Abkürzung für Low-Power Double Data Rate , auch bekannt als LPDDR SDRAM , ist eine Art synchroner dynamischer Direktzugriffsspeicher , der weniger Strom verbraucht und für mobile Computer bestimmt ist . Ältere Varianten werden auch als Mobile DDR bezeichnet und als mDDR abgekürzt.

Modernes LPDDR-SDRAM unterscheidet sich von DDR-SDRAM mit verschiedenen Unterschieden, die die Technologie für die mobile Anwendung geeigneter machen.

LPDDR-Technologiestandards werden unabhängig von DDR-Standards entwickelt, wobei beispielsweise LPDDR4X und sogar LPDDR5 vor DDR5 SDRAM implementiert werden und weitaus höhere Datenraten als DDR4 SDRAM bieten .

Busbreite

Eigenschaften der verschiedenen LP-DDR-Generationen
LP-DDR 1 1E 2 2E 3 3E 4 4X 5 5X
Maximale Dichte 32-Bit 64-Bit 64-Bit 32-Bit 32-Bit
Speicher-Array-Takt (MHz) 200 266,7 200 266,7 200 266,7 200 266,7 400 533
Prefetch-Größe 2 n 4 n 8 n 16 n
Speicherdichten 64 MB

8 GB

1 GB

32 GB

4GB

32 GB

4GB

32 GB

Taktfrequenz des I/O- Busses (MHz) 200 266,7 400 533,3 800 1067 1600 2133 3200 4267
Datenübertragungsrate ( DDR ) (MT/s) 400 533,3 800 1067 1600 2133 3200 4267 6400 8533
Versorgungsspannung(en) 1,8 V 1,2, 1,8 V 1,2, 1,8 V 1,1, 1,8 V 0,6, 1,1, 1,8 V 0,5, 1,05, 1,8 V 0,5, 1,05, 1,8 V
Befehls-/Adressbus 19 Bit, SDR 10 Bit, DDR 6 Bit, SDR 7 Bit, DDR

Im Gegensatz zu Standard-SDRAM, das in stationären Geräten und Laptops zum Einsatz kommt und meist über einen 64 Bit breiten Speicherbus angebunden wird, erlaubt LPDDR auch 16 oder 32 Bit breite Kanäle.

Die "E"-Versionen kennzeichnen erweiterte Versionen der Spezifikationen. Sie formalisieren das Übertakten des Speicherarrays auf bis zu 266,7 MHz für eine Leistungssteigerung von 33 %. Speichermodule, die diese höheren Frequenzen implementieren, werden in Apple MacBooks und Gaming-Laptops verwendet.

Wie beim Standard-SDRAM verdoppeln die meisten Generationen die interne Abrufgröße und die externe Übertragungsgeschwindigkeit. (DDR-4 und LPDDR-5 sind die Ausnahmen.)

Generationen

LPDDR(1)

Das ursprüngliche Low-Power-DDR (manchmal rückwirkend als LPDDR1 bezeichnet ) ist eine leicht modifizierte Form von DDR-SDRAM mit mehreren Änderungen zur Reduzierung des Gesamtstromverbrauchs.

Am wichtigsten ist, dass die Versorgungsspannung von 2,5 auf 1,8 V reduziert wird. Zusätzliche Einsparungen ergeben sich aus der temperaturkompensierten Auffrischung (DRAM erfordert bei niedrigen Temperaturen seltener eine Auffrischung), einer teilweisen Selbstauffrischung des Arrays und einem "Deep Power Down"-Modus, der den gesamten Speicher opfert Inhalt. Darüber hinaus sind Chips kleiner und benötigen weniger Platz auf der Platine als ihre nicht-mobilen Äquivalente. Samsung und Micron sind zwei der Hauptanbieter dieser Technologie, die in Tablet- und Telefongeräten wie dem iPhone 3GS , dem originalen iPad , dem Samsung Galaxy Tab 7.0 und dem Motorola Droid X verwendet wird .

LPDDR2

Samsung K4P4G154EC-FGC1 4 Gbit LPDDR2-Chip

Ein neuer JEDEC- Standard JESD209-2E definiert eine drastisch überarbeitete Low-Power-DDR-Schnittstelle. Es ist weder mit DDR1- noch mit DDR2-SDRAM kompatibel , kann jedoch Folgendes aufnehmen:

  • LPDDR2-S2: 2 n Prefetch-Speicher (wie DDR1),
  • LPDDR2-S4: 4 n Prefetch-Speicher (wie DDR2), oder
  • LPDDR2-N: Nichtflüchtiger ( NAND-Flash ) Speicher.

Die Zustände mit niedrigem Stromverbrauch ähneln dem einfachen LPDDR, mit einigen zusätzlichen Optionen für die partielle Array-Aktualisierung.

Timing-Parameter sind für LPDDR-200 bis LPDDR-1066 (Taktfrequenzen von 100 bis 533 MHz) angegeben.

LPDDR2 arbeitet mit 1,2 V und multiplext die Steuer- und Adressleitungen auf einen 10-Bit - CA-Bus mit doppelter Datenrate . Die Befehle sind denen des normalen SDRAM ähnlich , mit Ausnahme der Neuzuweisung der Precharge- und Burst-Terminierungs-Opcodes:

LPDDR2/LPDDR3-Befehlscodierung
CK CA0
( RAS )
CA1
( CAS )
CA2
( WIR )
CA3 CA4 CA5 CA6 CA7 CA8 CA9 Betrieb
h h h NOP
h h L h h Alle Banken aufladen
h h L h L BA0 BA1 BA2 Eine Bank vorladen
h h L h A30 A31 A32 BA0 BA1 BA2 Präaktiv
(nur LPDDR2 -N)
A20 A21 A22 A23 A24 A25 A26 A27 A28 A29
h h L L Burst beenden
h L h reserviert C1 C2 BA0 BA1 BA2 Lesen
(AP=auto-precharge)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
h L L reserviert C1 C2 BA0 BA1 BA2 Schreiben
(AP=auto-precharge)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
L h R8 R9 R10 R11 R12 BA0 BA1 BA2 Aktivieren
(R0–14=Zeilenadresse)
R0 R1 R2 R3 R4 R5 R6 R7 R13 R14
L h A15 A16 A17 A18 A19 BA0 BA1 BA2 Aktivieren
(nur LPDDR2-N)
A5 A6 A7 A8 A9 A10 A11 A12 A13 A14
L L h h Alle Bänke
aktualisieren (nur LPDDR2-Sx)
L L h L Aktualisieren einer Bank
(Round-Robin-Adressierung)
L L L h MA0 MA1 MA2 MA3 MA4 MA5
Modusregister lesen (MA0–7=Adresse)
MA6 MA7
L L L L MA0 MA1 MA2 MA3 MA4 MA5
Modusregister schreiben (OP0–7=Daten)
MA6 MA7 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7

Das Spaltenadreßbit C0 wird nie übertragen und wird als Null angenommen. Burst-Transfers beginnen also immer an geraden Adressen.

LPDDR2 verfügt auch über eine Aktiv-Low-Chipauswahl (bei High ist alles ein NOP) und ein Clock-Enable-CKE-Signal, die wie SDRAM arbeiten. Ebenso wie beim SDRAM wählt der Befehl, der in dem Zyklus gesendet wird, in dem CKE zum ersten Mal gelöscht wird, den Power-Down-Zustand:

  • Wenn der Chip aktiv ist, friert er an Ort und Stelle ein.
  • Wenn der Befehl ein NOP ist ( CS low oder CA0–2 = HHH), läuft der Chip im Leerlauf.
  • Wenn der Befehl ein Auffrischbefehl ist (CA0–2 = LLH), geht der Chip in den Selbstauffrischungszustand über.
  • Wenn der Befehl ein Burst-Terminate ist (CA0–2 = HHL), tritt der Chip in den tiefen Power-Down-Zustand ein. (Beim Verlassen ist eine vollständige Reset-Sequenz erforderlich.)

Die Modusregister wurden im Vergleich zu herkömmlichem SDRAM stark erweitert, mit einem 8-Bit-Adressraum und der Möglichkeit, sie zurückzulesen. Obwohl es kleiner als ein serielles Präsenzerkennungs- EEPROM ist, sind genügend Informationen enthalten, um die Notwendigkeit eines EEPROMs zu eliminieren.

S2-Geräte kleiner als 4  Gbit und S4-Geräte kleiner als 1 Gbit haben nur vier Bänke. Sie ignorieren das BA2-Signal und unterstützen keine Auffrischung pro Bank.

Nichtflüchtige Speichervorrichtungen verwenden die Auffrischbefehle nicht und weisen den Vorladebefehl neu zu, um die Adressbits A20 und höher zu übertragen. Die niederwertigen Bits (A19 und abwärts) werden durch einen nachfolgenden Activate-Befehl übertragen. Dadurch wird die ausgewählte Zeile aus dem Speicherarray zu einem von 4 oder 8 (ausgewählt durch die BA-Bits) Zeilendatenpuffer übertragen, wo sie durch einen Lesebefehl gelesen werden können. Im Gegensatz zum DRAM sind die Bankadreßbits nicht Teil der Speicheradresse; Jede Adresse kann an jeden Zeilendatenpuffer übertragen werden. Ein Zeilendatenpuffer kann je nach Speichertyp 32 bis 4096 Byte lang sein. Zeilen, die größer als 32 Byte sind, ignorieren einige der niederwertigen Adressbits im Aktivieren-Befehl. Zeilen, die kleiner als 4096 Byte sind, ignorieren einige der höherwertigen Adressbits im Lesebefehl.

Der nichtflüchtige Speicher unterstützt den Schreibbefehl in Zeilendatenpuffer nicht. Stattdessen unterstützt eine Reihe von Steuerregistern in einem speziellen Adressbereich Lese- und Schreibbefehle, die zum Löschen und Programmieren des Speicherarrays verwendet werden können.

LPDDR3

Im Mai 2012 veröffentlichte JEDEC den JESD209-3 Low Power Memory Device Standard. Im Vergleich zu LPDDR2 bietet LPDDR3 eine höhere Datenrate, größere Bandbreite und Energieeffizienz sowie eine höhere Speicherdichte. LPDDR3 erreicht eine Datenrate von 1600 MT/s und nutzt wichtige neue Technologien: Write-Leveling und Befehls-/Adresstraining, optionale On-Die-Terminierung (ODT) und niedrige I/O-Kapazität. LPDDR3 unterstützt sowohl Package-on-Package (PoP) als auch diskrete Verpackungstypen.

Die Befehlscodierung ist identisch mit LPDDR2 und verwendet einen 10-Bit-CA-Bus mit doppelter Datenrate. Der Standard spezifiziert jedoch nur 8 n -Prefetch-DRAM und enthält keine Flash-Speicherbefehle.

Zu den Produkten, die LPDDR3 verwenden, gehören das MacBook Air 2013, das iPhone 5S , das iPhone 6 , das Nexus 10 , das Samsung Galaxy S4 (GT-I9500) und das Microsoft Surface Pro 3 . LPDDR3 wurde 2013 zum Mainstream, läuft mit 800 MHz DDR (1600 MT/s) und bietet eine Bandbreite, die mit PC3-12800 Notebook-Speicher im Jahr 2011 (12,8 GB/s Bandbreite) vergleichbar ist. Um diese Bandbreite zu erreichen, muss der Controller einen Dual-Channel-Speicher implementieren. Dies ist beispielsweise beim Exynos 5 Dual und dem 5 Octa der Fall.

Eine "erweiterte" Version der Spezifikation namens LPDDR3e erhöht die Datenrate auf 2133 MT/s. Samsung Electronics stellte die ersten LPDDR3-Module der 4  Gigabit 20 nm-Klasse vor, die Daten mit bis zu 2.133 MT/s übertragen können, mehr als die doppelte Leistung des älteren LPDDR2, das nur 800 MT/s erreicht. Diverse SoCs verschiedener Hersteller unterstützen zudem nativ 800 MHz LPDDR3-RAM. Dazu zählen die Snapdragon 600 und 800 von Qualcomm sowie einige SoCs der Exynos- und Allwinner- Reihe.

LPDDR4

Am 14. März 2012 veranstaltete JEDEC eine Konferenz, um zu untersuchen, wie zukünftige Anforderungen an mobile Geräte zukünftige Standards wie LPDDR4 vorantreiben werden. Am 30. Dezember 2013 gab Samsung bekannt, dass es den ersten 8 Gigabit (1 GB) LPDDR4 der 20-nm-Klasse entwickelt hat, der Daten mit 3.200 MT/s übertragen kann und damit 50 Prozent mehr Leistung bietet als der schnellste LPDDR3 und rund 40 Prozent weniger verbraucht Energie bei 1,1 Volt.

Am 25. August 2014 veröffentlichte JEDEC den JESD209-4 LPDDR4 Low Power Memory Device Standard.

Zu den wesentlichen Änderungen zählen:

  • Verdoppelung der Schnittstellengeschwindigkeit und zahlreiche daraus resultierende elektrische Änderungen, einschließlich der Änderung des I/O-Standards auf Low-Voltage-Swing-Terminated-Logik (LVSTL)
  • Verdoppelung der internen Prefetch-Größe und der minimalen Transfergröße
  • Wechsel von einem 10-Bit-DDR-Befehls-/Adressbus zu einem 6-Bit-SDR-Bus
  • Wechsel von einem 32-Bit breiten Bus zu zwei unabhängigen 16-Bit breiten Bussen
  • Die Selbstaktualisierung wird durch dedizierte Befehle aktiviert, anstatt von der CKE-Leitung gesteuert zu werden

Der Standard definiert SDRAM-Packages mit zwei unabhängigen 16-Bit-Zugriffskanälen, die jeweils mit bis zu zwei Chips pro Package verbunden sind. Jeder Kanal ist 16 Datenbits breit, hat seine eigenen Steuer-/Adress-Pins und ermöglicht den Zugriff auf 8 DRAM-Bänke. Somit kann das Paket auf drei Arten verbunden werden:

  • Datenleitungen und Steuerung sind parallel an einen 16-Bit-Datenbus angeschlossen, und nur Chip-Selects sind unabhängig pro Kanal verbunden.
  • Dazu zwei Hälften eines 32 Bit breiten Datenbusses und die Steuerleitungen parallel, inklusive Chip-Select.
  • Zu zwei unabhängigen 16-Bit breiten Datenbussen

Jeder Chip bietet 4, 6, 8, 12 oder 16  Gigabit Speicher, die Hälfte für jeden Kanal. Somit ist jede Bank ein Sechzehntel der Gerätegröße. Dies ist in die entsprechende Anzahl (16  K bis 64 K) von 16384 Bit (2048 Byte) Zeilen organisiert. Eine Erweiterung auf 24 und 32 Gigabit ist geplant, aber es ist noch nicht entschieden, ob dies durch eine Erhöhung der Zeilenanzahl, deren Breite oder der Anzahl der Bänke erfolgen soll.

Größere Packages mit doppelter Breite (vier Kanäle) und bis zu vier Chips pro Kanalpaar (insgesamt 8 Chips pro Package) sind ebenfalls definiert.

Auf die Daten wird in Bursts von entweder 16 oder 32 Übertragungen (256 oder 512 Bit, 32 oder 64 Byte, 8 oder 16 Zyklen DDR) zugegriffen. Bursts müssen auf 64-Bit-Grenzen beginnen.

Da die Taktfrequenz höher und die minimale Burstlänge länger ist als bei früheren Standards, können Steuersignale stärker gemultiplext werden, ohne dass der Befehls-/Adressbus zu einem Engpass wird. LPDDR4 multiplext die Steuer- und Adressleitungen auf einen 6-Bit-CA-Bus mit einfacher Datenrate. Befehle erfordern 2 Taktzyklen und Operationen, die eine Adresse codieren (zB Zeile aktivieren, Spalte lesen oder schreiben) erfordern zwei Befehle. Um beispielsweise einen Lesevorgang von einem im Leerlauf befindlichen Chip anzufordern, sind vier Befehle erforderlich, die 8 Taktzyklen benötigen: Aktivieren-1, Aktivieren-2, Lesen, CAS-2.

Die Chipauswahlleitung (CS) ist aktiv- hoch . Der erste Zyklus eines Befehls wird dadurch identifiziert, dass die Chipauswahl hoch ist; es ist während des zweiten Zyklus niedrig.

LPDDR4-Befehlscodierung
Erster Zyklus (CS=H) Zweiter Zyklus (CS=L) Betrieb
CA5 CA4 CA3 CA2 CA1 CA0 CA5 CA4 CA3 CA2 CA1 CA0
L L L L L L Keine Operation
h L L L L L 0 OP4 OP3 OP2 OP1 1 Mehrzweckbefehl
AB h L L L L BA2 BA1 BA0 Precharge (AB=alle Banken)
AB L h L L L BA2 BA1 BA0 Aktualisieren (AB=Alle Bänke)
h h L L L Self-Refresh-Eintrag
BL L L h L L AP C9 BA2 BA1 BA0 Schreiben-1 (+CAS-2)
h L h L L Ausgang zur Selbstauffrischung
0 L h h L L AP C9 BA2 BA1 BA0 Maskiertes Schreiben-1 (+CAS-2)
h h h L L (reserviert)
BL L L L h L AP C9 BA2 BA1 BA0 Lesen-1 (+CAS-2)
C8 h L L h L C7 C6 C5 C4 C3 C2 CAS-2
h L h L (reserviert)
OP7 L L h h L MA5 MA4 MA3 MA2 MA1 MA0 Modusregister Write-1 und -2
MA=Adresse, OP=Daten
OP6 h L h h L OP5 OP4 OP3 OP2 OP1 OP0
L h h h L MA5 MA4 MA3 MA2 MA1 MA0 Modusregister lesen (+CAS-2)
h h h h L (reserviert)
R15 R14 R13 R12 L h R11 R10 R16 BA2 BA1 BA0 Aktivieren-1 und -2
R9 R8 R7 R6 h h R5 R4 R3 R2 R1 R0

Der CAS-2-Befehl wird als zweite Hälfte aller Befehle verwendet, die eine Übertragung über den Datenbus durchführen, und stellt Spaltenadressenbits niedriger Ordnung bereit:

  • Lesebefehle müssen an einer Spaltenadresse beginnen, die ein Vielfaches von 4 ist; es ist nicht vorgesehen, ein von Null verschiedenes C0- oder C1-Adressbit an den Speicher zu übermitteln.
  • Schreibbefehle müssen an einer Spaltenadresse beginnen, die ein Vielfaches von 16 ist; C2 und C3 müssen für einen Schreibbefehl null sein.
  • Das Lesen des Modusregisters und einige Mehrzweckbefehle müssen ebenfalls von einem CAS-2-Befehl gefolgt werden, jedoch müssen alle Spaltenbits null (niedrig) sein.

Die Burst-Länge kann auf 16, 32 oder dynamisch durch das BL-Bit von Lese- und Schreiboperationen konfiguriert werden.

Ein DMI-Signal (Datenmaske/Invertierung) ist jeweils 8 Datenleitungen zugeordnet und kann verwendet werden, um die Anzahl von Bits, die während der Datenübertragung hoch getrieben werden, zu minimieren. Wenn hoch, werden die anderen 8 Bits sowohl vom Sender als auch vom Empfänger komplementiert. Wenn ein Byte fünf oder mehr 1-Bits enthält, kann das DMI-Signal zusammen mit drei oder weniger Datenleitungen hoch getrieben werden. Da Signalleitungen niedrig abgeschlossen sind, reduziert dies den Stromverbrauch.

(Eine alternative Verwendung, bei der DMI verwendet wird, um die Anzahl der Datenleitungen, die bei jeder Übertragung umgeschaltet werden, auf höchstens 4 zu begrenzen , minimiert das Übersprechen. Dies kann vom Speichercontroller während des Schreibens verwendet werden, wird jedoch von den Speichergeräten nicht unterstützt.)

Die Datenbus-Invertierung kann für Lese- und Schreibvorgänge separat aktiviert werden. Bei maskierten Schreibvorgängen (die einen separaten Befehlscode haben) hängt der Betrieb des DMI-Signals davon ab, ob die Schreibinversion aktiviert ist.

  • Wenn DBI on writes deaktiviert ist, zeigt ein High-Pegel an DMI an, dass das entsprechende Datenbyte ignoriert und nicht geschrieben werden soll
  • Wenn DBI bei Schreibvorgängen aktiviert ist, zeigt ein niedriger Pegel an DMI in Kombination mit einem Datenbyte mit 5 oder mehr gesetzten Bits an, dass ein Datenbyte ignoriert und nicht geschrieben werden soll.

LPDDR4 enthält auch einen Mechanismus für eine "gezielte Zeilenaktualisierung", um eine Beschädigung durch " Reihenhammer " in benachbarten Zeilen zu vermeiden . Eine spezielle Sequenz von drei Aktivierungs-/Vorladesequenzen gibt die Zeile an, die häufiger als ein vom Gerät spezifizierter Schwellenwert (200.000 bis 700.000 pro Auffrischzyklus) aktiviert wurde. Intern aktualisiert das Gerät physisch benachbarte Zeilen und nicht die im Aktivierungsbefehl angegebene.

LPDDR4X

Samsung Semiconductor schlug eine LPDDR4-Variante vor, die es LPDDR4X nannte. LPDDR4X ist identisch mit LPDDR4, außer dass zusätzliche Energie gespart wird, indem die E/A-Spannung (Vddq) von 1,1 V auf 0,6 V reduziert wird. Am 9. Januar 2017 kündigte SK Hynix 8- und 16-GB-LPDDR4X-Pakete an. JEDEC hat am 8. März 2017 den LPDDR4X-Standard veröffentlicht. Zu den weiteren Verbesserungen gehören neben der niedrigeren Spannung eine Einkanal-Die-Option für kleinere Anwendungen, neue MCP-, PoP- und IoT-Pakete sowie zusätzliche Definitions- und Timing-Verbesserungen für die höchsten 4266 MT/s Geschwindigkeitsklasse.

LPDDR5

Am 19. Februar 2019 veröffentlichte JEDEC den JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5).

Samsung gab im Juli 2018 bekannt, dass es über funktionierende Prototypen von LP-DDR5-Chips verfügt. LPDDR5 führt die folgenden Änderungen ein:

  • Die Datenübertragungsrate wird auf 6400 Mbit/s erhöht.
  • Es werden Differenzuhren verwendet
  • Prefetch wird nicht wieder verdoppelt, sondern bleibt 16 n
  • Die Anzahl der Banken wird auf 16 erhöht, aufgeteilt in vier DDR4- ähnliche Bankgruppen
  • Verbesserungen beim Stromsparen:
    • Data-Copy- und Write-X-Befehle (alle eins oder alle null) zum Verringern der Datenübertragung
    • Dynamische Frequenz- und Spannungsskalierung
  • Eine neue Taktarchitektur namens WCK & Read Strobe (RDQS)

AMD Van Gogh (noch zu veröffentlichen), Intel Tiger Lake und Snapdragon 888 Speichercontroller unterstützen LPDDR5.

LPDDR5X

Am 28. Juli 2021 hat JEDEC den JESD209-5B, Standard for Low Power Double Data Rate 5X (LPDDR5X) mit folgenden Änderungen veröffentlicht:

  • Geschwindigkeitserweiterung auf 8533 Mbit/s
  • Verbesserungen der Signalintegrität mit TX/RX-Entzerrung
  • Zuverlässigkeitsverbesserungen durch die neue Funktion Adaptive Refresh Management
  • Prefetch ist bei 16n . immer noch dasselbe wie LPDDR5

Berichten zufolge könnte das Mi 12 Ende dieses Jahres das erste Telefon sein, das mit LPDDR5X-RAM ausgeliefert wird.

Anmerkungen

Verweise

Externe Links