Parallelverarbeitung (DSP-Implementierung) - Parallel processing (DSP implementation)

Bei der digitalen Signalverarbeitung (DSP) ist die Parallelverarbeitung eine Technik, bei der Funktionseinheiten dupliziert werden, um verschiedene Aufgaben (Signale) gleichzeitig zu bearbeiten . Dementsprechend können wir die gleiche Verarbeitung für verschiedene Signale an den entsprechenden duplizierten Funktionseinheiten durchführen. Darüber hinaus enthält das parallele DSP-Design aufgrund der Merkmale der Parallelverarbeitung häufig mehrere Ausgänge, was zu einem höheren Durchsatz als nicht parallel führt.

Konzeptuelles Beispiel

Betrachten Sie eine Funktionseinheit ( ) und drei Aufgaben ( , , und ). Die erforderliche Zeit für die Funktionseinheit diese Aufgaben zu verarbeiten ist , und , respectively. Wenn wir diese drei Aufgaben dann nacheinander ausführen, beträgt die erforderliche Zeit, um sie zu erledigen . ${\displaystyle F_{0}}$${\displaystyle T_{0}}$${\displaystyle T_{1}}$${\displaystyle T_{2}}$${\displaystyle F_{0}}$${\displaystyle t_{0}}$${\displaystyle t_{1}}$${\displaystyle t_{2}}$${\displaystyle t_{0}+t_{1}+t_{2}}$

Wenn wir jedoch die Funktionseinheit auf zwei weitere Kopien ( ) duplizieren , wird die Gesamtzeit auf reduziert , was kleiner ist als bei einer sequentiellen Reihenfolge. ${\displaystyle F}$${\displaystyle max(t_{0},t_{1},t_{2})}$

Im Vergleich zu Pipelining

Mechanismus:

• Parallel: Doppelte Funktionseinheiten, die parallel arbeiten
  • Jede Aufgabe wird vollständig von einer anderen Funktionseinheit bearbeitet.
• Pipelining : verschiedene Funktionseinheiten arbeiten parallel
  • Jede Aufgabe ist in eine Abfolge von Teilaufgaben aufgeteilt, die von spezialisierten und unterschiedlichen Funktionseinheiten bearbeitet werden.

Zielsetzung:

• Pipelining führt zu einer Reduzierung des kritischen Pfads, wodurch die Probengeschwindigkeit erhöht oder der Stromverbrauch bei gleicher Geschwindigkeit reduziert werden kann , was zu einer höheren Leistung pro Watt führt .
• Parallelverarbeitungstechniken erfordern mehrere Ausgaben, die in einer Taktperiode parallel berechnet werden . Daher wird die effektive Abtastgeschwindigkeit um den Grad der Parallelität erhöht.

Betrachten wir eine Bedingung, dass wir sowohl Parallelverarbeitungs- als auch Pipelining-Techniken anwenden können, ist es aus folgenden Gründen besser, Parallelverarbeitungstechniken zu wählen:

• Pipelining verursacht normalerweise E/A-Engpässe
• Parallelverarbeitung wird auch zur Reduzierung des Stromverbrauchs bei Verwendung langsamer Takte verwendet
• Die hybride Methode aus Pipelining und Parallelverarbeitung erhöht die Geschwindigkeit der Architektur weiter

Parallele FIR-Filter

Betrachten Sie einen 3-Tap-FIR-Filter:

${\displaystyle y(n)=ax(n)+bx(n-1)+cx(n-2)}$

was in der folgenden Abbildung dargestellt ist.

Angenommen, die Berechnungszeit für Multiplikationseinheiten beträgt T _m und T _a für Additionseinheiten. Der Abtastzeitraum ist gegeben durch

${\displaystyle T_{\text{sample}}\geq T_{m}+2T_{a}}$

Durch Parallelisieren wird die resultierende Architektur wie folgt gezeigt. Die Abtastrate wird nun zu

${\displaystyle T_{\text{sample}}\geq {\frac {T_{\text{clock}}}{N}}={\frac {T_{m}+2T_{a}}{3}}}$

wobei N die Anzahl der Kopien darstellt.

Bitte beachten Sie, dass in einem parallelen System während in einem Pipeline-System gehalten wird. ${\displaystyle T_{\text{sample}}\neq T_{\text{clock}}}$${\displaystyle T_{\text{sample}}=T_{\text{clock}}}$

Parallele IIR-Filter 1. Ordnung

Betrachten Sie die Übertragungsfunktion eines IIR-Filters 1. Ordnung, formuliert als

${\displaystyle H(z)={\frac {z^{-1}}{1-az^{-1}}}}$

wo | ein | ≤ 1 aus Stabilitätsgründen, und ein solcher Filter hat nur einen Pol, der sich bei z  =  a befindet ;

Die entsprechende rekursive Darstellung ist

${\displaystyle y(n+1)=ay(n)+u(n)}$

Betrachten Sie das Design einer 4-parallelen Architektur ( N  = 4). In einem solchen Parallelsystem bedeutet jedes Verzögerungselement eine Blockverzögerung und die Taktperiode beträgt das Vierfache der Abtastperiode.

Daher haben wir durch Iteration der Rekursion mit n  = 4 k

${\displaystyle y(n+4)=a^{4}y(n)+a^{3}u(n)+a^{2}u(n+1)+au(n+2)+u (n+3)}$

${\displaystyle \rightarrow y(4k+4)=a^{4}y(4k)+a^{3}u(4k)+a^{2}u(4k+1)+au(4k+2) +u(4k+3)}$

Die entsprechende Architektur ist wie folgt dargestellt.

Das resultierende parallele Design hat die folgenden Eigenschaften.

• Der Pol des Originalfilters liegt bei z  =  a, während der Pol für das Parallelsystem bei z  =  a ^{4 liegt,} was näher am Ursprung liegt.
• Die Polbewegung verbessert die Robustheit des Systems gegenüber Rundungsgeräuschen.
• Hardwarekomplexität dieser Architektur: N × N Multiply-Add-Operationen.

Der quadratische Anstieg der Hardwarekomplexität kann durch Ausnutzen der Gleichzeitigkeit und der inkrementellen Berechnung reduziert werden, um wiederholte Berechnungen zu vermeiden.

Parallelverarbeitung für geringen Stromverbrauch

Ein weiterer Vorteil der Parallelverarbeitungstechniken besteht darin, dass sie den Stromverbrauch eines Systems durch Reduzierung der Versorgungsspannung reduzieren können.

Betrachten Sie den folgenden Stromverbrauch in einer normalen CMOS-Schaltung.

${\displaystyle P_{\text{seq}}=C_{\text{total}}\cdot V_{0}^{2}\cdot f}$

wobei C _total die Gesamtkapazität der CMOS-Schaltung darstellt.

Bei einer parallelen Version bleibt die Ladekapazität gleich, aber die Gesamtkapazität erhöht sich um das N- fache.

Um die gleiche Abtastrate beizubehalten, erhöht sich die Taktperiode der N- Parallelschaltung auf das N- fache der Ausbreitungsverzögerung der ursprünglichen Schaltung.

Dadurch verlängert sich die Ladezeit um das N- fache. Die Versorgungsspannung kann auf βV ₀ reduziert werden .

Daher kann die Leistungsaufnahme des N-Parallelsystems formuliert werden als

${\displaystyle P_{\text{para}}=(NC_{\text{total}})\cdot (\beta V_{0}^{2})\cdot {\frac {f}{N}}=\ Beta ^{2}P_{\text{seq}}}$

wobei β berechnet werden kann durch

${\displaystyle N(\beta V_{0}-V_{t})^{2}=\beta (V_{0}-V_{t})^{2}.\,}$

Verweise