Signoff (elektronische Designautomatisierung) - Signoff (electronic design automation)

Im automatisierten Entwurf von integrierten Schaltungen , signoff (auch geschrieben signoff ) prüft , ist der Sammelbegriff auf eine Reihe von Prüfungsschritten gegeben , dass das Design passieren muss , bevor es sein kann , aus abgeklebt . Dies impliziert einen iterativen Prozess, bei dem inkrementelle Korrekturen auf der ganzen Linie unter Verwendung eines oder mehrerer Prüftypen durchgeführt und anschließend das Design erneut getestet werden. Es gibt zwei Arten von Abmeldungen: Front-End-Abmeldungen und Back-End-Abmeldungen. Nach der Back-End-Freigabe wird der Chip hergestellt. Nachdem alle Funktionen in der Spezifikation aufgelistet wurden, schreibt der Verifizierungsingenieur eine Abdeckung für diese Funktionen, um Fehler zu identifizieren, und sendet das RTL-Design an den Designer zurück. Fehler oder Defekte können Probleme wie fehlende Funktionen (Vergleich des Layouts mit der Spezifikation), Fehler im Design (Tippfehler und Funktionsfehler) usw. umfassen. Wenn die Abdeckung ein Maximum von% erreicht, wird sie vom Überprüfungsteam abgemeldet. Mithilfe einer Methode wie UVM, OVM oder VMM entwickelt das Verifizierungsteam eine wiederverwendbare Umgebung. Heutzutage ist UVM beliebter als andere.

Typen prüfen

Signoff-Checks sind komplexer geworden, da sich VLSI- Designs 22 nm und weniger Prozessknoten nähern , da zuvor ignorierte (oder grob angenäherte) Effekte zweiter Ordnung eine größere Auswirkung haben. Es gibt verschiedene Kategorien von Abmeldeprüfungen.

  • Design Rule Checking (DRC) - Manchmal auch als geometrische Verifikation bezeichnet. Dies beinhaltet die Überprüfung, ob das Design angesichts der aktuellen Einschränkungen der Fotolithografie zuverlässig hergestellt werden kann . In erweiterten Prozessknoten werden DFM- Regeln von optional (für eine bessere Ausbeute) auf erforderlich aktualisiert.
  • Layout versus Schaltplan (LVS) - Wird auch als schematische Überprüfung bezeichnet. Mit dieser Option wird überprüft, ob die Platzierung und das Routing der Standardzellen im Entwurf die Funktionalität der konstruierten Schaltung nicht verändert haben.
  • Formale Überprüfung - Hier wird die logische Funktionalität der Netzliste nach dem Layout (einschließlich aller layoutgesteuerten Optimierungen) anhand der Netzliste vor dem Layout und nach der Synthese überprüft .
  • Spannungsabfall - Analyse - bekannt auch als IR-Drop - Analyse wird diese Überprüfung überprüft , ob das Stromnetz ist stark genug , um sicherzustellen , dass die Spannung der Binärdarstellung hohen Wert nie eintaucht niedriger als eine eingestellte Marge (unterhalb der die Schaltung nicht korrekt funktioniert oder verlässlich ) aufgrund der kombinierten Schaltung von Millionen von Transistoren.
  • Signalintegritätsanalyse - Hier wird das Rauschen aufgrund von Übersprechen und anderen Problemen analysiert und seine Auswirkung auf die Schaltungsfunktionalität überprüft, um sicherzustellen, dass kapazitive Störungen nicht groß genug sind, um die Schwellenspannung von Gates entlang des Datenpfads zu überschreiten .
  • Statische Timing-Analyse (STA) - STA wird langsam von der statistischen statischen Timing-Analyse (SSTA) abgelöst und wird verwendet, um zu überprüfen, ob alle logischen Datenpfade im Design mit der beabsichtigten Taktfrequenz arbeiten können , insbesondere unter den Auswirkungen von On-Chip-Variationen . STA wird als Ersatz für SPICE ausgeführt , da die Laufzeit der SPICE-Simulation es für die vollständige Chipanalyse moderner Designs unmöglich macht.
  • Überprüfung der Lebensdauer der Elektromigration - Um eine Mindestlebensdauer bei der vorgesehenen Taktfrequenz sicherzustellen, ohne dass der Stromkreis der Elektromigration erliegt.
  • Funktionale statische Abmeldeprüfungen - die Such- und Analysetechniken verwenden, um unter allen möglichen Testfällen auf Entwurfsfehler zu prüfen; Zu den funktionalen statischen Abmeldedomänen gehören das Überqueren der Taktdomäne, das Zurücksetzen der Domänenkreuzung und die X-Ausbreitung.

Werkzeuge

Eine kleine Teilmenge von Werkzeugen wird als "golden" oder als Abmeldequalität klassifiziert. Das Kategorisieren eines Werkzeugs als Abmeldequalität ohne Voreingenommenheit des Herstellers ist eine Frage von Versuch und Irrtum, da die Genauigkeit des Werkzeugs erst bestimmt werden kann, nachdem das Design hergestellt wurde. Eine der verwendeten Metriken (die häufig vom Werkzeughersteller / -hersteller angepriesen werden) ist die Anzahl der erfolgreichen Tapeouts, die von dem betreffenden Werkzeug aktiviert wurden. Es wurde argumentiert, dass diese Metrik für bestimmte Werkzeuge unzureichend, schlecht definiert und irrelevant ist, insbesondere für Werkzeuge, die nur eine Rolle im gesamten Fluss spielen.

Während Anbieter häufig die einfache End-to-End- Ausführung (normalerweise RTL zu GDS für ASICs und RTL zu Timing Closure für FPGAs ) über ihre jeweilige Tool-Suite verbessern, verwenden die meisten Halbleiter-Design-Unternehmen eine Kombination von Tools verschiedener Anbieter (häufig als solche bezeichnet) " Best of Breed " -Werkzeuge), um Korrelationsfehler vor und nach Silizium zu minimieren. Da die unabhängige Tool-Evaluierung teuer ist (Einzellizenzen für Design-Tools von großen Anbietern wie Synopsys und Cadence können Zehntausende oder Hunderttausende von Dollar kosten) und ein riskantes Unterfangen (wenn die fehlgeschlagene Evaluierung für ein Produktionsdesign durchgeführt wird, führt dies zu einer Zeit bis Marktverzögerung ) ist nur für die größten Designunternehmen (wie Intel , IBM , Freescale und TI ) möglich. Als Mehrwert bieten mehrere Halbleitergießereien jetzt vorab evaluierte Referenz- / empfohlene Methoden (manchmal als "RM" -Flows bezeichnet), die eine Liste empfohlener Tools, Versionen und Skripte enthalten, um Daten von einem Tool zu einem anderen zu verschieben und die zu automatisieren gesamter Prozess.

Diese Liste von Anbietern und Tools soll repräsentativ sein und erhebt keinen Anspruch auf Vollständigkeit:

Verweise