IBM z13 (Mikroprozessor) - IBM z13 (microprocessor)
| Allgemeine Information | |
|---|---|
| Gestartet | 2015 |
| Entworfen von | IBM |
| Gängige Hersteller | |
| Leistung | |
| max. CPU- Taktrate | 5 GHz |
| Zwischenspeicher | |
| L1- Cache | 96 KB Anweisung 128 KB Daten pro Kern |
| L2-Cache | 2 MB Anweisung 2 MB Daten pro Kern |
| L3-Cache | 64 MB geteilt |
| Architektur und Klassifizierung | |
| Mindest. Feature-Größe | 22 nm |
| Befehlssatz | z/Architektur |
| Physikalische Spezifikationen | |
| Kerne | |
| Geschichte | |
| Vorgänger | zEC12 |
| Nachfolger | z14 |
Der z13 ist ein Mikroprozessor von IBM für ihre z13- Mainframe-Computer , der am 14. Januar 2015 angekündigt wurde. Hergestellt in GlobalFoundries ' East Fishkill, New York (früher IBMs eigenes Werk). IBM gab an, dass er der schnellste Mikroprozessor der Welt ist und etwa 10 % schneller ist als sein Vorgänger, der zEC12 im allgemeinen Single-Thread-Computing, aber deutlich mehr bei speziellen Aufgaben.
IBM z13 ist der letzte z Systems-Server, der die Ausführung eines Betriebssystems im ESA/390-Architekturmodus unterstützt. Alle 24-Bit- und 31-Bit-Problemzustandsanwendungsprogramme, die ursprünglich für die Ausführung auf der ESA/390-Architektur geschrieben wurden, sind jedoch von dieser Änderung nicht betroffen.
Beschreibung
Der Prozessor-Unit-Chip (PU-Chip) hat eine Fläche von 678 mm 2 und enthält 3,99 Milliarden Transistoren . Es wird mit dem 22-nm- CMOS- Silizium-auf-Isolator- Fertigungsprozess von IBM hergestellt , verwendet 17 Metallschichten und unterstützt Geschwindigkeiten von 5,0 GHz , was weniger ist als sein Vorgänger, der zEC12. Der PU-Chip kann je nach Konfiguration sechs, sieben oder acht Kerne (oder "Prozessoreinheiten" im IBM-Sprachgebrauch) aktiviert haben. Der PU-Chip ist in einem Single-Chip-Modul verpackt, eine Abkehr von IBMs früheren Mainframe-Prozessoren, die auf großen Multi-Chip-Modulen montiert waren . Eine Computerschublade besteht aus sechs PU-Chips und zwei Storage Controller (SC)-Chips.
Die Kerne implementieren die CISC z / Architecture mit einem superskalaren , out-of-order - Pipeline . Es verfügt über Funktionen für Transaktionsspeicher und neue Funktionen wie simultanes Zwei-Wege- Multithreading (SMT), 139 neue SIMD- Befehle, Datenkomprimierung , verbesserte Kryptographie und logische Partitionierung . Die Kerne verfügen über zahlreiche weitere Verbesserungen wie eine neue superskalare Pipeline, On-Chip-Cache-Design und Fehlerkorrektur.
Die Befehlspipeline hat eine Befehlswarteschlange, die 6 Befehle pro Zyklus abrufen kann; und bis zu 10 Anweisungen pro Zyklus ausgeben. Jeder Kern hat einen privaten 96 KB L1-Befehlscache , einen privaten 128 KB L1-Datencache, einen privaten 2 MB L2-Cache- Befehlscache und einen privaten 2 MB L2-Datencache. Darüber hinaus ist ein 64 MB gemeinsam genutzter L3-Cache im eDRAM implementiert .
Der z13-Chip verfügt über einen integrierten Mehrkanal- DDR3-RAM- Speichercontroller , der eine RAID- ähnliche Konfiguration zur Wiederherstellung nach Speicherfehlern unterstützt. Der z13 enthält außerdem zwei GX-Bus- sowie zwei neue Gen 3 PCIe-Controller für den Zugriff auf Host-Channel-Adapter und Peripheriegeräte.
Vektoreinrichtung
Der z13-Prozessor unterstützt eine neue Vector Facility-Architektur. Es fügt 32 Vektorregister hinzu, jedes 128 Bit breit; die bestehenden 16 Gleitkommaregister werden den neuen Vektorregistern überlagert. Die neue Architektur fügt über 150 neue Befehle hinzu, um Daten in Vektorregistern zu verarbeiten, einschließlich Integer-, Gleitkomma- und String-Datentypen. Die z13-Implementierung umfasst zwei unabhängige SIMD- Einheiten, um mit Vektordaten zu arbeiten.
Speichercontroller
Ein Compute Drawer besteht aus zwei Clustern. Jeder Cluster besteht aus drei PU-Chips und einem Speicher-Controller-Chip (SC-Chip). Obwohl jeder PU-Chip über 64 MB L3-Cache verfügt, die sich die 8 Kerne und andere On-Die-Funktionen teilen, fügt der SC-Chip 480 MB Off-Die- L4-Cache hinzu, die von drei PU-Chips geteilt wird. Die beiden SC-Chips fügen pro Schublade insgesamt 960 MB L4-Cache hinzu. Die SC-Chips handhaben auch die Kommunikation zwischen den Sätzen von drei PU-Chips und zu anderen Schubladen. Der SC-Chip wird im gleichen 22-nm-Prozess wie die z13-PU-Chips hergestellt, hat 15 Metallschichten, misst 28,4 × 23,9 mm (678 mm 2 ), besteht aus 7,1 Milliarden Transistoren und läuft mit der halben Taktfrequenz des CP-Chips.