ARM-Kortex-A76 - ARM Cortex-A76

ARM-Cortex-A76
Allgemeine Information
Gestartet 2018
Entworfen von ARM-Bestände
Leistung
max. CPU- Taktrate bis 3,0 GHz in Telefonen und 3,3 GHz in Tablets/Laptops 
Adressbreite 40-Bit
Zwischenspeicher
L1- Cache 128 KiB ( 64 KiB I-Cache mit Parität, 64 KiB D-Cache ) pro Kern
L2-Cache 128-512 KiB pro Kern
L3-Cache 512 KiB-4 MiB (optional)
Architektur und Klassifizierung
Die Architektur ARMv8-A
Mikroarchitektur ARM-Cortex-A76
Befehlssatz A64, A32 und T32 (nur bei EL0)
Erweiterungen
Physikalische Spezifikationen
Kerne
Co-Prozessor Arm Cortex-A55 (optional)
Produkte, Modelle, Varianten
Produktcodename(n)
Variante(n)
Geschichte
Vorgänger ARM-Cortex-A75
ARM-Cortex-A73
ARM-Cortex-A72
Nachfolger ARM-Cortex-A77

Der ARM Cortex-A76 ist eine Mikroarchitektur des Umsetzung ARMv8.2-A 64-Bit - Befehlssatzes von entworfen ARM Holdings ' Austin Center Design. ARM gibt eine 25- bzw. 35-prozentige Steigerung der Integer- und Floating-Point-Leistung gegenüber einem Cortex-A75 der vorherigen Generation an.

Entwurf

Der Cortex-A76 dient als Nachfolger des ARM Cortex-A73 und ARM Cortex-A75 , basiert jedoch auf einem Clean-Sheet-Design.

Das Cortex-A76-Frontend ist ein superskalares Design mit 4-Weit - Dekodierung außerhalb der Reihenfolge . Es kann 4 Befehle pro Zyklus abrufen. Und benennen und versenden Sie 4 Mops und 8 µops pro Zyklus. Die Fenstergröße außerhalb der Reihenfolge beträgt 128 Einträge. Das Backend besteht aus 8 Ausführungsports mit einer Pipelinetiefe von 13 Stufen und Ausführungslatenzen von 11 Stufen.

Der Kern unterstützt unprivilegierte 32-Bit-Anwendungen, aber privilegierte Anwendungen müssen die 64-Bit- ARMv8-A- ISA verwenden . Es unterstützt auch Load Acquisition (LDAPR)-Befehle ( ARMv8.3-A ), Dot Product-Befehle ( ARMv8.4-A ), PSTATE Speculative Store Bypass Safe (SSBS)-Bit und die Spekulationsbarrieren (CSDB, SSBB, PSSBB)-Befehle ( ARMv8.5-A ).

Die Speicherbandbreite ist im Vergleich zum A75 um 90 % gestiegen. Laut ARM soll der A76 die doppelte Leistung eines A73 bieten und soll über mobile Workloads hinausgehen. Die Leistung wird auf „Laptop - Klasse“ gezielten, einschließlich Windows - 10 - Geräten, im Wettbewerb mit Intel ‚s Kaby See .

Der Cortex-A76 unterstützt die DynamIQ- Technologie von ARM , die in Kombination mit energieeffizienten Cortex-A55 -Kernen als Hochleistungskerne verwendet werden soll.

Neoversum N1

Am 20. Februar 2019 kündigte Arm die Neoverse N1- Mikroarchitektur (Codename Ares ) basierend auf dem Cortex-A76 an, die für Infrastruktur-/Serveranwendungen neu gestaltet wurde. Das Referenzdesign unterstützt bis zu 64 oder 128 Neoverse N1-Kerne.

Bemerkenswerte Änderungen gegenüber dem Cortex-A76:

  • Kohärenter I-Cache und D-Cache mit 4-Zyklen-LD-Verwendung
  • L2-Cache: 512–1024 kB pro Kern
  • Mesh-Interconnect statt 1–4 Kerne pro Cluster

Lizenzierung

Der Cortex-A76 ist als verfügbar SIP Kern an Lizenznehmer, und sein Design macht es für die Integration mit anderen SIP - Kerne geeignet (zB GPU , Displaycontroller , DSP , der Bildprozessor , etc.) in eine Matrize ein konstituierendes auf einem Chip - System (SoC ).

Verwendungszweck

Der Cortex-A76 wurde erstmals im HiSilicon Kirin 980 verwendet .

ARM hat auch mit Qualcomm an einer Semi-Custom-Version des Cortex-A76 zusammengearbeitet, die in ihren High-End- Geräten Kryo 495 (Snapdragon 8cx) / Kryo 485 (Snapdragon 855 und 855 Plus) und auch in der Mittelklasse Kryo 460 verwendet wird (Snapdragon 675) und Kryo 470 (Snapdragon 730) CPUs. Eine der Modifikationen, die Qualcomm vorgenommen hat, war die Erhöhung des Nachbestellungspuffers, um die Fenstergröße außerhalb der Reihenfolge zu erhöhen.

Es wird auch im Exynos 990 und Exynos Auto V9 verwendet. Und der MediaTek Helio G90/G90T und Dimensity 800 und Dimensity 820 . Und die HiSilicon Kirin 985 5G und Kirin 990 4G/990 5G/990E 5G .

Der Cortex-A76 findet sich im Snapdragon 855 als Big-Core wieder.

Siehe auch

Verweise