Dreidimensionale integrierte Schaltung - Three-dimensional integrated circuit

Eine dreidimensionale integrierte Schaltung ( 3D - IC ) ist ein MOS (metal-oxide semiconductor) integrierte Schaltung (IC) , hergestellt durch Stapel von Siliziumwafern oder Gesenke und Verschalten sie vertikal unter Verwendung von , zum Beispiel, Durchkontaktierungen durch Silizium (TSVs) oder Cu- Cu-Verbindungen, so dass sie sich wie ein einzelnes Gerät verhalten, um Leistungsverbesserungen bei reduziertem Stromverbrauch und kleinerem Platzbedarf als bei herkömmlichen zweidimensionalen Prozessen zu erzielen. Der 3D-IC ist eines von mehreren 3D-Integrationsschemata, die die z-Richtung ausnutzen, um elektrische Leistungsvorteile in der Mikroelektronik und Nanoelektronik zu erzielen .

Integrierte 3D-Schaltungen können nach ihrer Verbindungshierarchie auf globaler ( Package ), Zwischen- (Bondpad) und lokaler ( Transistor ) Ebene klassifiziert werden . Im Allgemeinen ist 3D-Integration ein weit gefasster Begriff, der Technologien wie 3D-Wafer-Level-Packaging (3DWLP) umfasst; 2.5D- und 3D-Interposer-basierte Integration; 3D-gestapelte ICs (3D-SICs); monolithische 3D-ICs; Heterogene 3D-Integration; und 3D-Systemintegration.

Internationale Organisationen wie das Jisso Technology Roadmap Committee (JIC) und die International Technology Roadmap for Semiconductors (ITRS) haben daran gearbeitet, die verschiedenen 3D-Integrationstechnologien zu klassifizieren, um die Etablierung von Standards und Roadmaps für die 3D-Integration voranzutreiben. Seit den 2010er Jahren werden 3D-ICs häufig für NAND- Flash-Speicher und in mobilen Geräten verwendet .

Typen

3D-ICs vs. 3D-Packaging

3D-Packaging bezieht sich auf 3D-Integrationsschemata, die auf traditionellen Methoden der Verbindung wie Drahtbonden und Flip-Chip beruhen , um vertikale Stapel zu erreichen. 3D-Packaging kann weiter verbreitet werden in 3D- System-in-Package- (3D-SiP) und 3D- Wafer-Level-Package (3D WLP), gestapelte Speicherchips, die mit Drahtbonds verbunden sind, und Package-on-Package- Konfigurationen (PoP), die entweder mit Drahtbonds oder Flip-Chips verbunden sind sind 3D-SiPs, die seit einiger Zeit in der Mainstream-Fertigung eingesetzt werden und über eine gut etablierte Infrastruktur verfügen. PoP wird für die vertikale Integration unterschiedlicher Technologien wie 3D WLP verwendet, wobei Prozesse auf Waferebene wie Redistribution Layers (RDL) und Wafer-Bumping-Prozesse verwendet werden, um Verbindungen zu bilden.

Der 2.5D- Interposer ist auch ein 3D-WLP, der die Chip-Seite auf einem Silizium-, Glas- oder organischen Interposer unter Verwendung von TSVs und RDL verbindet. Bei allen Arten von 3D-Packaging kommunizieren Chips im Gehäuse über Off-Chip-Signalisierung, so als wären sie in separaten Gehäusen auf einer normalen Leiterplatte montiert.

3D-ICs können in 3D-Stacked-ICs (3D-SIC) unterteilt werden, die sich auf das Stapeln von IC-Chips mit TSV-Verbindungen beziehen, und monolithische 3D-ICs, die Fab-Prozesse verwenden, um 3D-Verbindungen auf den lokalen Ebenen der On-Chip-Verdrahtungshierarchie als Satz zu realisieren Dies führt zu direkten vertikalen Verbindungen zwischen den Geräteschichten. Erste Beispiele für einen monolithischen Ansatz sind in den 3D- V-NAND- Geräten von Samsung zu sehen .

Seit den 2010er Jahren werden 3D-IC-Packages häufig für NAND-Flash- Speicher in mobilen Geräten verwendet .

Ein Meister stirbt und drei Sklave sterben

3D-SiCs

Der Markt für digitale Elektronik erfordert einen Halbleiterspeicherchip mit höherer Dichte , um kürzlich veröffentlichte CPU- Komponenten zu bedienen , und die Mehrfachchip-Stacking-Technik wurde als Lösung für dieses Problem vorgeschlagen. JEDEC gab auf dem „Server Memory Forum“, 1.–2. November 2011, Santa Clara, CA, bekannt, dass die kommende DRAM- Technologie den „3D-SiC“-Die-Stacking-Plan umfasst. Im August 2014 begann Samsung Electronics mit der Produktion von 64-  GB- SDRAM- Modulen für Server, die auf dem aufkommenden DDR4 -Speicher (Double-Data-Rate-4) mit 3D-TSV-Package-Technologie basieren . Neuere vorgeschlagene Standards für 3D-gestapelte DRAMs umfassen Wide I/O, Wide I/O 2, Hybrid Memory Cube , High Bandwidth Memory .

Monolithische 3D-ICs

Monolithische 3D-ICs werden schichtweise auf einem einzigen Halbleiterwafer aufgebaut , der dann in 3D-ICs gewürfelt wird . Es gibt nur ein Substrat, daher ist kein Ausrichten, Dünnen, Bonden oder Durchkontaktieren von Silizium erforderlich . Begrenzungen der Prozesstemperatur werden durch Aufteilen der Transistorherstellung in zwei Phasen angegangen. Eine Hochtemperaturphase, die vor dem Schichttransfer durchgeführt wird, gefolgt von einem Schichttransfer mittels Ion-Cut , auch bekannt als Schichttransfer, der seit zwei Jahrzehnten zur Herstellung von Silizium-auf-Isolator- Wafern (SOI) verwendet wird . Mehrere dünne (10s–100s Nanometer-Skala) Schichten aus praktisch defektfreiem Silizium können durch Anwendung von Niedertemperatur-(<400℃)-Bond- und -Spaltungstechniken erzeugt und auf aktiven Transistorschaltkreisen platziert werden. Anschließend werden die Transistoren mit Ätz- und Abscheidungsprozessen fertiggestellt. Diese monolithische 3D-IC-Technologie wurde an der Stanford University im Rahmen eines DARPA- geförderten Stipendiums erforscht.

CEA-Leti entwickelt auch monolithische 3D-IC-Ansätze, die als sequentielle 3D-IC bezeichnet werden. 2014 stellte das französische Forschungsinstitut seinen CoolCube™ vor, einen Niedertemperatur-Prozessablauf, der einen echten Weg zu 3DVLSI ebnet. An der Stanford University entwerfen Forscher monolithische 3D-ICs mit Kohlenstoffnanoröhren (CNT)-Strukturen im Vergleich zu Silizium unter Verwendung von CNT-Transferprozessen im Wafermaßstab bei niedriger Temperatur, die bei 120 °C durchgeführt werden können.

Im Allgemeinen sind monolithische 3D-ICs noch eine Entwicklungstechnologie und werden von den meisten als mehrere Jahre von der Produktion entfernt angesehen.

Fertigungstechnologien für 3D-SiCs

Es gibt mehrere Methoden für das 3D-IC-Design, einschließlich Rekristallisations- und Waferbonding-Methoden. Es gibt zwei Haupttypen des Waferbondens, Cu-Cu-Verbindungen (Kupfer-zu-Kupfer-Verbindungen zwischen gestapelten ICs, die in TSVs verwendet werden) und Durchkontaktierungen durch Silizium (TSV). Ab 2014 wurden eine Reihe von Speicherprodukten wie High Bandwidth Memory (HBM) und der Hybrid Memory Cube auf den Markt gebracht, die 3D-IC-Stacking mit TSVs implementieren. Es gibt eine Reihe von Schlüssel-Stacking-Ansätzen, die implementiert und untersucht werden. Dazu gehören Die-to-Die, Die-to-Wafer und Wafer-to-Wafer.

Sterben-to-Die
Elektronische Komponenten werden auf mehreren Chips aufgebaut, die dann ausgerichtet und gebondet werden. Das Ausdünnen und die TSV-Erzeugung können vor oder nach dem Kleben erfolgen. Ein Vorteil von Die-to-Die besteht darin, dass jeder Komponenten-Die zuerst getestet werden kann, sodass ein schlechter Die nicht einen ganzen Stapel ruiniert. Darüber hinaus kann jeder Chip im 3D-IC im Voraus gebinnt werden, sodass sie gemischt und angepasst werden können, um den Stromverbrauch und die Leistung zu optimieren (z.
Die-to-Wafer
Elektronische Bauteile werden auf zwei Halbleiterwafern aufgebaut. Ein Wafer wird gewürfelt; die vereinzelten Chips werden ausgerichtet und an Chipstellen des zweiten Wafers gebondet. Wie beim Wafer-auf-Wafer-Verfahren werden das Dünnen und die TSV-Erzeugung entweder vor oder nach dem Bonden durchgeführt. Vor dem Würfeln können zusätzliche Würfel zu den Stapeln hinzugefügt werden.
Wafer-to-Wafer
Elektronische Komponenten sind an zwei oder mehreren eingebauten Halbleiter - Wafern , die dann ausgerichtet sind, verbunden ist , und in Würfel geschnitten , in 3D - ICs. Jeder Wafer kann vor oder nach dem Bonden gedünnt werden. Vertikale Verbindungen werden entweder vor dem Bonden in die Wafer eingebaut oder aber nach dem Bonden im Stack erzeugt. Diese " Through-Silicon Vias " (TSVs) verlaufen durch das/die Siliziumsubstrat(e) zwischen aktiven Schichten und/oder zwischen einer aktiven Schicht und einem externen Bondpad. Wafer-to-Wafer-Bonden kann die Ausbeute reduzieren, da, wenn einer von N Chips in einem 3D-IC defekt ist, der gesamte 3D-IC defekt ist. Darüber hinaus müssen die Wafer die gleiche Größe haben, aber viele exotische Materialien (zB III-Vs) werden auf viel kleineren Wafern als CMOS-Logik oder DRAM (typischerweise 300 mm) hergestellt, was die heterogene Integration erschwert.

Leistungen

Während herkömmliche CMOS- Skalierungsprozesse die Signalausbreitungsgeschwindigkeit verbessern, wird die Skalierung durch aktuelle Fertigungs- und Chipdesign-Technologien schwieriger und kostspieliger, teilweise aufgrund von Leistungsdichtebeschränkungen und teilweise, weil Verbindungen nicht schneller werden, während dies bei Transistoren der Fall ist. 3D-ICs begegnen der Skalierungsherausforderung, indem 2D-Dies gestapelt und in der 3. Dimension verbunden werden. Dies verspricht eine Beschleunigung der Kommunikation zwischen geschichteten Chips im Vergleich zum planaren Layout. 3D-ICs versprechen viele bedeutende Vorteile, darunter:

Fußabdruck
Mehr Funktionalität passt auf wenig Raum. Dies erweitert das Mooresche Gesetz und ermöglicht eine neue Generation winziger, aber leistungsstarker Geräte.
Kosten
Die Aufteilung eines großen Chips in mehrere kleinere Chips mit 3D-Stapelung kann die Ausbeute verbessern und die Herstellungskosten senken, wenn einzelne Chips separat getestet werden.
Heterogene Integration
Schaltungsschichten können mit unterschiedlichen Prozessen oder sogar auf unterschiedlichen Wafertypen aufgebaut werden. Damit lassen sich Bauteile in einem viel höheren Maße optimieren, als wenn sie zusammen auf einem einzigen Wafer gebaut würden. Darüber hinaus könnten Komponenten mit inkompatibler Fertigung in einem einzigen 3D-IC kombiniert werden.
Kürzere Verbindung
Die durchschnittliche Drahtlänge wird reduziert. Von Forschern berichtete übliche Zahlen liegen in der Größenordnung von 10 bis 15 %, aber diese Reduzierung gilt hauptsächlich für längere Verbindungen, die die Schaltungsverzögerung stärker beeinflussen können. Da 3D-Drähte eine viel höhere Kapazität aufweisen als herkömmliche In-Die-Drähte, kann sich die Schaltungsverzögerung verbessern oder auch nicht.
Leistung
Wenn ein Signal auf dem Chip bleibt, kann der Stromverbrauch um das 10- bis 100-fache reduziert werden. Kürzere Drähte reduzieren auch den Stromverbrauch, indem sie weniger parasitäre Kapazitäten erzeugen . Die Reduzierung des Energiebudgets führt zu einer geringeren Wärmeentwicklung, einer längeren Batterielebensdauer und niedrigeren Betriebskosten.
Entwurf
Die vertikale Dimension erhöht die Konnektivität und bietet neue Designmöglichkeiten.
Schaltungssicherheit
3D-Integration kann Sicherheit durch Unklarheit erreichen ; die gestapelte Struktur verkompliziert Versuche, Reverse Engineering die Schaltung. Empfindliche Schaltungen können auch so auf die Schichten aufgeteilt werden, dass die Funktion jeder Schicht verschleiert wird. Darüber hinaus ermöglicht die 3D - Integration gewidmet, zu integrieren Systemmonitor -ähnliche Funktionen in separaten Ebenen. Das Ziel hier ist es, eine Art Hardware- Firewall für alle zur Laufzeit zu überwachenden handelsüblichen Komponenten/Chips zu implementieren , um das gesamte elektronische System vor Laufzeitangriffen sowie böswilligen Hardware-Modifikationen zu schützen .
Bandbreite
Die 3D-Integration ermöglicht eine große Anzahl von vertikalen Vias zwischen den Schichten. Dies ermöglicht den Aufbau von Bussen mit großer Bandbreite zwischen Funktionsblöcken in verschiedenen Schichten. Ein typisches Beispiel wäre ein Prozessor+Speicher-3D-Stack, wobei der Cache-Speicher oben auf dem Prozessor gestapelt ist. Diese Anordnung ermöglicht einen viel breiteren Bus als die typischen 128 oder 256 Bit zwischen Cache und Prozessor. Breite Busse wiederum mildern das Speicherwandproblem .

Herausforderungen

Da diese Technologie neu ist, bringt sie neue Herausforderungen mit sich, darunter:

Kosten
Während die Kosten im Vergleich zur Skalierung ein Vorteil sind, wurden sie auch als Herausforderung für die Kommerzialisierung von 3D-ICs in Mainstream-Verbraucheranwendungen identifiziert. Es wird jedoch daran gearbeitet, dies zu beheben. Obwohl die 3D-Technologie neu und ziemlich komplex ist, sind die Kosten des Herstellungsprozesses überraschend einfach, wenn man sie in die Aktivitäten aufschlüsselt, die den gesamten Prozess aufbauen. Durch die Analyse der zugrunde liegenden Kombination von Aktivitäten können Kostentreiber identifiziert werden. Sobald die Kostentreiber identifiziert sind, ist es ein einfacheres Unterfangen zu bestimmen, woher der Großteil der Kosten kommt und, was noch wichtiger ist, wo Kosten gesenkt werden können.
Ertrag
Jeder zusätzliche Herstellungsschritt erhöht das Risiko von Fehlern. Damit 3D-ICs kommerziell rentabel sind, könnten Defekte repariert oder toleriert oder die Defektdichte verbessert werden.
Hitze
Die im Stack entstehende Wärme muss abgeführt werden. Dies ist ein unvermeidliches Problem, da die elektrische Nähe mit der thermischen Nähe korreliert. Spezifische thermische Hotspots müssen sorgfältiger verwaltet werden.
Designkomplexität
Um die Vorteile der 3D-Integration voll ausschöpfen zu können, sind ausgefeilte Konstruktionstechniken und neue CAD- Tools erforderlich .
TSV-eingeführter Overhead
TSVs sind im Vergleich zu Gates und Impact-Grundrissen groß. Beim 45-nm-Technologieknoten ist der Flächen-Footprint eines 10μm x 10μm TSV vergleichbar mit dem von etwa 50 Gates. Darüber hinaus erfordert die Herstellbarkeit Landeplätze und Sperrzonen, die den TSV-Flächenabdruck weiter erhöhen. Abhängig von der Technologieauswahl blockieren TSVs einige Teilmengen von Layoutressourcen. Via-First-TSVs werden vor der Metallisierung hergestellt, belegen somit die Bauteilschicht und führen zu Platzierungshindernissen. Durchkontaktierte TSVs werden nach der Metallisierung hergestellt und durchlaufen den Chip. Somit belegen sie sowohl die Vorrichtungs- als auch die Metallschichten, was zu Hindernissen bei der Platzierung und beim Routing führt. Während allgemein erwartet wird, dass die Verwendung von TSVs die Drahtlänge verringert, hängt dies von der Anzahl der TSVs und ihren Eigenschaften ab. Außerdem beeinflusst die Granularität der Aufteilung zwischen den Chips die Drahtlänge. Sie nimmt normalerweise für mittlere (Blöcke mit 20-100 Modulen) und grobe (Partitionierung auf Blockebene) Granularitäten ab, erhöht sich jedoch für feine Granularitäten (Gate-Level-Partitionierung).
Testen
Um eine hohe Gesamtausbeute zu erzielen und die Kosten zu senken, ist ein separates Testen unabhängiger Chips unerlässlich. Eine enge Integration zwischen benachbarten aktiven Schichten in 3D-ICs bringt jedoch eine erhebliche Menge an Verbindungen zwischen verschiedenen Abschnitten desselben Schaltungsmoduls mit sich, die auf verschiedene Chips aufgeteilt wurden. Abgesehen von dem massiven Overhead, der durch die erforderlichen TSVs eingeführt wird, können Abschnitte eines solchen Moduls, z. B. eines Multiplikators, nicht durch herkömmliche Techniken unabhängig getestet werden. Dies gilt insbesondere für in 3D angelegte zeitkritische Pfade.
Fehlende Standards
Es gibt nur wenige Standards für TSV-basiertes 3D-IC-Design, -Fertigung und -Packaging, obwohl dieses Problem angegangen wird. Darüber hinaus werden viele Integrationsoptionen untersucht, wie z. B. via-last, via-first, via-middle; Interposer oder direktes Bonden; usw.
Heterogene Integrationslieferkette
In heterogen integrierten Systemen verzögert die Verzögerung eines Teils von einem der verschiedenen Teilelieferanten die Lieferung des gesamten Produkts und somit den Umsatz für jeden der 3D-IC-Teilelieferanten.
Fehlen klar definierter Eigentumsrechte
Es ist unklar, wem die 3D-IC-Integration und das Packaging/Assembly gehören soll. Das können Montagehäuser wie ASE oder die Produkt- OEMs sein .

Designstile

Je nach Granularität der Partitionierung können verschiedene Designstile unterschieden werden. Die Integration auf Gate-Ebene steht vor mehreren Herausforderungen und erscheint derzeit weniger praktikabel als die Integration auf Block-Ebene.

Integration auf Gate-Ebene
Dieser Stil teilt Standardzellen auf mehrere Dies auf. Es verspricht Drahtlängenreduzierung und große Flexibilität. Die Reduzierung der Drahtlänge kann jedoch untergraben werden, es sei denn, Module einer bestimmten minimalen Größe werden beibehalten. Auf der anderen Seite gehört zu seinen negativen Auswirkungen die enorme Anzahl von notwendigen TSVs für Verbindungen. Dieser Designstil erfordert 3D- Platzierungs- und -Route- Tools, die noch nicht verfügbar sind. Außerdem bedeutet die Aufteilung eines Designblocks auf mehrere Dies, dass er vor dem Stapeln der Die nicht vollständig getestet werden kann . Nach dem Stapeln der Chips (Post-Bond-Test) kann ein einzelner ausgefallener Chip mehrere gute Chips unbrauchbar machen, was die Ausbeute untergräbt. Dieser Stil verstärkt auch die Auswirkungen von Prozessvariationen , insbesondere von Variationen zwischen den Werkzeugen. Tatsächlich kann ein 3D-Layout im Gegensatz zu dem ursprünglichen Versprechen der 3D-IC-Integration schlechter abschneiden als die gleiche Schaltung, die in 2D ausgelegt ist. Darüber hinaus erfordert dieser Designstil eine Neugestaltung des verfügbaren geistigen Eigentums, da vorhandene IP-Blöcke und EDA-Tools keine 3D-Integration vorsehen.
Integration auf Blockebene
Dieser Stil ordnet einzelnen Matrizen ganze Konstruktionsblöcke zu. Designblöcke umfassen den größten Teil der Netzlistenkonnektivität und sind durch eine kleine Anzahl globaler Verbindungen verbunden. Daher verspricht die Integration auf Blockebene, den TSV-Overhead zu reduzieren. Ausgeklügelte 3D-Systeme, die heterogene Chips kombinieren, erfordern unterschiedliche Herstellungsprozesse an verschiedenen Technologieknoten für schnelle und stromsparende Zufallslogik, mehrere Speichertypen, analoge und HF-Schaltungen usw. Die Integration auf Blockebene, die separate und optimierte Herstellungsprozesse ermöglicht, erscheint daher entscheidend zur 3D-Integration. Darüber hinaus könnte dieser Stil den Übergang vom aktuellen 2D-Design zum 3D-IC-Design erleichtern. Grundsätzlich werden 3D-fähige Werkzeuge nur für die Partitionierung und thermische Analyse benötigt. Separate Werkzeuge werden mit (angepassten) 2D-Werkzeugen und 2D-Blöcken konstruiert. Dies wird durch die breite Verfügbarkeit zuverlässiger IP-Blöcke motiviert. Es ist bequemer, verfügbare 2D-IP-Blöcke zu verwenden und die obligatorischen TSVs im freien Raum zwischen den Blöcken zu platzieren, anstatt IP-Blöcke neu zu gestalten und TSVs einzubetten. Design-for-Testability- Strukturen sind eine Schlüsselkomponente von IP-Blöcken und können daher verwendet werden, um das Testen von 3D-ICs zu erleichtern. Außerdem können kritische Pfade meistens in 2D-Blöcke eingebettet werden, was den Einfluss von TSV und Variationen zwischen den Chips auf die Fertigungsausbeute begrenzt. Schließlich erfordert modernes Chipdesign oft technische Änderungen in letzter Minute . Um die Kosten zu begrenzen, ist es wichtig, die Auswirkungen solcher Änderungen auf einzelne Chips zu begrenzen.

Geschichte

Einige Jahre nachdem der MOS- IC-Chip (MOS IC) erstmals 1960 von Mohamed Atalla in den Bell Labs vorgeschlagen wurde , wurde das Konzept einer dreidimensionalen MOS-integrierten Schaltung von den Texas Instruments- Forschern Robert W. Haisty, Rowland E. Johnson und vorgeschlagen Edward W. Mehal im Jahr 1964. 1969 wurde das Konzept eines dreidimensionalen integrierten MOS- Speicherchips von den NEC- Forschern Katsuhiro Onoda, Ryo Igarashi, Toshio Wada, Sho Nakanuma und Toru Tsujide vorgeschlagen.

Demonstrationen (1983–2012)

Japan (1983–2005)

3D-ICs wurden erstmals im Japan der 1980er Jahre erfolgreich demonstriert , wo 1981 mit dem "Three Dimensional Circuit Element R&D Project" der Research and Development Association for Future (New) Electron Devices Forschung und Entwicklung (F&E) zu 3D-ICs initiiert wurde. Zunächst wurden zwei Formen des 3D-IC-Designs untersucht, Rekristallisation und Waferbonden , wobei die frühesten erfolgreichen Demonstrationen die Rekristallisation nutzten. Im Oktober 1983, ein Fujitsu Forschungsteam einschließlich S. Kawamura, Nobuo Sasaki und T. Iwai erfolgreich hergestellt mit einem dreidimensionalen komplementärem Metall-Oxid-Halbleiter (CMOS) integrierten Schaltkreis, Laserstrahl Umkristallisieren verwendet wird . Es bestand aus einer Struktur, bei der ein Transistortyp direkt über einem Transistor des entgegengesetzten Typs hergestellt wird, mit separaten Gates und einem Isolator dazwischen. Als isolierende Zwischenschicht zwischen den oberen und unteren Bauteilen wurde eine Doppelschicht aus Siliziumnitrid und Phosphorsilikatglas (PSG) verwendet. Dies war die Grundlage für die Realisierung eines mehrschichtigen 3D-Bauelements aus vertikal gestapelten Transistoren mit separaten Gates und einer dazwischenliegenden Isolierschicht. Im Dezember 1983 stellte das gleiche Fujitsu-Forschungsteam eine integrierte 3D-Schaltung mit einer Silizium-auf-Isolator- (SOI)-CMOS-Struktur her. Im folgenden Jahr stellten sie mithilfe von Strahlrekristallisation ein 3D- Gate-Array mit vertikal gestapelter dualer SOI/CMOS-Struktur her.

1986 legten die Mitsubishi Electric- Forscher Yoichi Akasaka und Tadashi Nishimura die grundlegenden Konzepte und vorgeschlagenen Technologien für 3D-ICs vor. Im folgenden Jahr fertigte ein Mitsubishi-Forschungsteam, zu dem Yasuo Inoue, ein Absolvent der Universität Osaka in Nishimura, gehörte, einen Bildsignalprozessor (ISP) auf einem 3D-IC mit einer Reihe von Fotosensoren , CMOS- A/D-Wandlern , arithmetischen Logikeinheiten (ALU ) und Schieberegister, die in einer Dreischichtstruktur angeordnet sind. 1989 stellte ein NEC- Forschungsteam unter der Leitung von Yoshihiro Hayashi mithilfe von Laserstrahlkristallisation einen 3D-IC mit einer vierschichtigen Struktur her. 1990 stellte ein Forschungsteam von Matsushita, bestehend aus K. Yamazaki, Y. Itoh und A. Wada, einen parallelen Bildsignalprozessor auf einem vierschichtigen 3D-IC mit SOI-Schichten ( Silizium-auf-Isolator ) her, die durch Laserrekristallisation gebildet wurden vier Schichten bestehend aus optischem Sensor , Füllstandsdetektor, Speicher und ALU.

Die häufigste Form des 3D-IC-Designs ist das Waferbonden. Das Waferbonden wurde ursprünglich als "cumulatively bonded IC" (CUBIC) bezeichnet, das 1981 mit dem "Three Dimensional Circuit Element R&D Project" in Japan mit der Entwicklung begann und 1990 vom NEC-Forschungsteam von Yoshihiro Hayashi abgeschlossen wurde, das eine Methode demonstrierte, bei der mehrere dünne -Filmgeräte werden kumulativ gebondet, was eine große Anzahl von Geräteschichten ermöglichen würde. Sie schlugen die Herstellung separater Bauelemente in separaten Wafern vor, die Verringerung der Dicke der Wafer, das Bereitstellen von Vorder- und Rückseitenleitungen und das Verbinden der gedünnten Chips miteinander. Sie verwendeten die CUBIC-Technologie, um ein zweiaktives Schichtbauelement von oben nach unten herzustellen und zu testen, das eine untere Bulk-Si- NMOS-FET- Schicht und eine dünnere obere NMOS-FET-Schicht aufweist, und schlugen die CUBIC-Technologie vor, mit der 3D-ICs mit mehr hergestellt werden könnten als drei aktive Schichten.

Die ersten 3D-IC-Stapelchips, die mit einem Through-Silicon Via (TSV)-Prozess hergestellt wurden, wurden in den 1980er Jahren in Japan erfunden. Hitachi meldete 1983 ein japanisches Patent an, gefolgt von Fujitsu 1984. 1986 beschrieb ein von Fujitsu eingereichtes japanisches Patent eine gestapelte Chipstruktur unter Verwendung von TSV. 1989 war Mitsumasa Koyonagi von der Tohoku University Pionier der Wafer-to-Wafer-Bonding-Technik mit TSV, die er 1989 zur Herstellung eines 3D- LSI- Chips verwendete. 1999 begann die Association of Super-Advanced Electronics Technologies (ASET) in Japan Finanzierung der Entwicklung von 3D-IC-Chips unter Verwendung der TSV-Technologie, genannt das Projekt "R&D on High Density Electronic System Integration Technology". Der Begriff „Through-Silicon Via“ (TSV) wurde von den Tru-Si Technologies-Forschern Sergey Savastiouk, O. Siniaguine und E. Korczynski geprägt, die im Jahr 2000 eine TSV-Methode für eine 3D- Wafer-Level-Packaging- Lösung (WLP) vorschlugen .

Die Koyanagi Group der Tohoku University unter der Leitung von Mitsumasa Koyanagi nutzte die TSV-Technologie zur Herstellung eines dreischichtigen Speicherchips im Jahr 2000, eines dreischichtigen künstlichen Netzhautchips im Jahr 2001, eines dreischichtigen Mikroprozessors im Jahr 2002 und eines zehnschichtigen Speichers Im selben Jahr präsentierte ein Forschungsteam der Stanford University , bestehend aus Kaustav Banerjee, Shukri J. Souri, Pawan Kapur und Krishna C. Saraswat, ein neuartiges 3D-Chipdesign, das die vertikale Dimension ausnutzt, um die Verbindungsprobleme zu lindern und heterogene Integration von Technologien zur Realisierung eines System-on-a-Chip (SoC) Designs.

2001 entwickelte ein Toshiba- Forschungsteam mit T. Imoto, M. Matsui und C. Takubo einen Waferbonding-Prozess "System Block Module" zur Herstellung von 3D-IC-Gehäusen.

Europa (1988–2005)

1987 begannen Fraunhofer und Siemens mit der Erforschung der 3D-IC-Integration. 1988 stellten sie 3D-CMOS-ICs auf Basis der Rekristallisation von Polysilizium her. 1997 wurde das Inter-Chip-Via-(ICV)-Verfahren von einem Fraunhofer-Siemens-Forschungsteam mit Peter Ramm, Manfred Engelhardt, Werner Pamler, Christof Landesberger und Armin Klumpp entwickelt. Es war ein erster industrieller 3D-IC-Prozess auf Basis von Siemens CMOS-Fab-Wafern. Eine Variation dieses TSV-Verfahrens wurde später als TSV-SLID-Technologie (Fest-Flüssig-Interdiffusion) bezeichnet. Es war ein Ansatz für das 3D-IC-Design, der auf dem Niedrigtemperatur-Wafer-Bonden und der vertikalen Integration von IC-Bauelementen unter Verwendung von Inter-Chip-Vias beruhte, die sie patentieren ließen.

Ramm entwickelte anschließend industrie-akademische Konsortien zur Herstellung relevanter 3D-Integrationstechnologien. In dem von Deutschland geförderten kooperativen VIC-Projekt zwischen Siemens und Fraunhofer demonstrierten sie einen vollständigen industriellen 3D-IC-Stacking-Prozess (1993–1996). Zusammen mit seinen Siemens- und Fraunhofer-Kollegen veröffentlichte Ramm Ergebnisse, die Details zu Schlüsselprozessen wie der 3D-Metallisierung [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, First International Dielectrics for VLSI/ULSI Interconnection Metallization Conference – DUMIC, Santa Clara, CA, 20.–22. Feb. 1995] und auf dem ECTC 1995 präsentierten sie frühzeitig Untersuchungen zu Stacked Memory in Prozessoren.

Anfang der 2000er Jahre untersuchte ein Team von Fraunhofer- und Infineon-München-Forschern 3D-TSV-Technologien mit besonderem Fokus auf Chip-to-Substrat-Stacking im deutsch-österreichischen EUREKA-Projekt VSI und initiierte das European Integrating Projects e-CUBES als erstes europäisches 3D Technologieplattform und e-BRAINS mit ua, Infineon, Siemens, EPFL, IMEC und Tyndall, wo heterogene 3D-integrierte Systemdemonstratoren hergestellt und evaluiert wurden. Ein besonderer Schwerpunkt des e-BRAINS-Projekts war die Entwicklung neuartiger Niedertemperaturprozesse für hochzuverlässige 3D-integrierte Sensorsysteme.

Vereinigte Staaten (1999–2012)

Kupfer-zu-Kupfer-Wafer-Bonden, auch Cu-Cu-Verbindungen oder Cu-Cu-Wafer-Bonden genannt, wurde 1999 am MIT von einem Forschungsteam bestehend aus Andy Fan, Adnan-ur Rahman und Rafael Reif entwickelt. Reif und Fan untersuchten Cu . weiter -Cu-Wafer-Bonding mit anderen MIT-Forschern, darunter Kuan-Neng Chen, Shamik Das, Chuan Seng Tan und Nisha Checka in den Jahren 2001-2002. Im Jahr 2003 begannen DARPA und das Microelectronics Center of North Carolina (MCNC) mit der Finanzierung von Forschung und Entwicklung im Bereich der 3D-IC-Technologie.

Im Jahr 2004 baute Tezzaron Semiconductor funktionierende 3D-Geräte aus sechs verschiedenen Designs. Die Chips wurden in zwei Schichten mit "via-first" Wolfram-TSVs für die vertikale Verbindung aufgebaut. Zwei Wafer wurden face-to-face gestapelt und mit einem Kupferprozess gebondet. Der obere Wafer wurde gedünnt und der Zwei-Wafer-Stapel wurde dann in Chips gewürfelt. Der erste getestete Chip war ein einfaches Speicherregister, aber der bemerkenswerteste der Reihe war ein 8051-Prozessor/Speicherstapel, der eine viel höhere Geschwindigkeit und einen geringeren Stromverbrauch aufwies als eine analoge 2D-Baugruppe.

Im Jahr 2004 präsentierte Intel eine 3D-Version der Pentium-4- CPU. Der Chip wurde mit zwei Dies unter Verwendung von Face-to-Face-Stacking hergestellt, was eine dichte Via-Struktur ermöglichte. Backside TSVs werden für I/O und Stromversorgung verwendet. Für den 3D-Grundriss ordneten die Konstrukteure manuell Funktionsblöcke in jedem Die an, um eine Leistungsreduzierung und Leistungssteigerung zu erreichen. Das Aufteilen großer und leistungsstarker Blöcke und eine sorgfältige Neuanordnung ermöglichten es, thermische Hotspots zu begrenzen. Das 3D-Design bietet im Vergleich zum 2D-Pentium 4 eine Leistungssteigerung von 15 % (durch den Wegfall von Pipeline-Stufen) und 15 % Stromeinsparung (durch Wegfall von Repeatern und weniger Verkabelung).

Der 2007 von Intel vorgestellte Teraflops Research Chip ist ein experimentelles 80-Kern-Design mit gestapeltem Speicher. Aufgrund des hohen Bedarfs an Speicherbandbreite würde ein herkömmlicher I/O-Ansatz 10 bis 25 W verbrauchen. Um dies zu verbessern, implementierten Intel-Designer einen TSV-basierten Speicherbus. Jeder Kern ist mit einer Speicherkachel im SRAM- Die über einen Link verbunden, der eine Bandbreite von 12 GB/s bereitstellt, was zu einer Gesamtbandbreite von 1 TB/s bei einem Verbrauch von nur 2,2 W führt.

Eine akademische Implementierung eines 3D-Prozessors wurde 2008 an der University of Rochester von Professor Eby Friedman und seinen Studenten vorgestellt. Der Chip läuft mit 1,4 GHz und wurde für eine optimierte vertikale Verarbeitung zwischen den gestapelten Chips entwickelt, die dem 3D-Prozessor Fähigkeiten verleiht, die der herkömmliche einschichtige Chip nicht erreichen konnte. Eine Herausforderung bei der Herstellung des dreidimensionalen Chips bestand darin, dass alle Schichten harmonisch und ohne Hindernisse funktionieren, die den Informationsfluss von einer Schicht zur anderen stören würden.

Auf der ISSCC 2012 wurden zwei 3D-IC-basierte Multi-Core-Designs mit dem 130-nm-Prozess von GlobalFoundries und der FaStack-Technologie von Tezzaron präsentiert und demonstriert:

  • 3D-MAPS, eine 64 benutzerdefinierte Kernimplementierung mit Zwei-Logik-Die-Stack, wurde von Forschern der School of Electrical and Computer Engineering am Georgia Institute of Technology demonstriert .
  • Centip3De, ein schwellennahes Design basierend auf ARM Cortex-M3-Kernen, stammte vom Department of Electrical Engineering and Computer Science der University of Michigan .

Kommerzielle 3D-ICs (2004-heute)

Sony ‚s PlayStation Portable (PSP) Handheld-Konsole , im Jahr 2004 veröffentlicht wird , ist das erste kommerzielle Produkt einen 3D - IC, einen verwenden eDRAM Speicherchips hergestellt von Toshiba in einem 3D - System-in-Package .

Die früheste bekannte kommerzielle Nutzung eines Chips 3D - IC wurde in Sony ‚s PlayStation Portable (PSP) Handheld-Konsole , veröffentlicht im Jahr 2004. Die PSP - Hardware umfasst eDRAM (embedded DRAM ) Speicher , hergestellt von Toshiba in einem 3D - System-in-Package - Chip mit zwei Gesenken vertikal gestapelt. Toshiba nannte es damals "semi-embedded DRAM", bevor es später als gestapelte " Chip-on-Chip " (CoC)-Lösung bezeichnet wurde.

Im April 2007 vermarktete Toshiba einen achtschichtigen 3D-IC, den eingebetteten 16- GB- THGAM- NAND-Flash- Speicherchip, der mit acht gestapelten 2- GB-NAND-Flash-Chips hergestellt wurde. Im September 2007 führte Hynix die 24-Schicht-3D-IC-Technologie mit einem 16- GB-Flash-Speicherchip ein, der aus 24 gestapelten NAND-Flash-Chips unter Verwendung eines Wafer-Bonding-Prozesses hergestellt wurde. Toshiba verwendete 2008 auch einen achtschichtigen 3D-IC für seinen 32- GB-THGBM-Flash-Chip. Im Jahr 2010 verwendete Toshiba einen 16-schichtigen 3D-IC für seinen 128- GB-THGBM2-Flash-Chip, der mit 16 gestapelten 8- GB-Chips hergestellt wurde. In den 2010er Jahren kamen 3D-ICs in Form von Multi-Chip-Package- und Package-on-Package- Lösungen für NAND-Flash- Speicher in mobilen Geräten weit verbreitet kommerziell zum Einsatz .        

Elpida Memory entwickelte im September 2009 den ersten 8- GB- DRAM-Chip (gestapelt mit vier DDR3- SDRAM- Chips ) und veröffentlichte ihn im Juni 2011. TSMC kündigte im Januar 2010 Pläne für die 3D-IC-Produktion mit TSV-Technologie an. 2011 stellte SK Hynix 16 GB . vor DDR3 SDRAM ( 40- nm- Klasse) mit TSV-Technologie, Samsung Electronics stellte im September 3D-gestapelte 32- GB-DDR3 ( 30- nm- Klasse) auf Basis von TSV vor, und dann kündigten Samsung und Micron Technology im Oktober die TSV-basierte Hybrid Memory Cube (HMC)-Technologie an .       

Schneiden Sie durch eine Grafikkarte , die High Bandwidth Memory (HBM) verwendet, basierend auf Through-Silicon Via (TSV) 3D IC-Technologie.

High Bandwidth Memory (HBM), entwickelt von Samsung, AMD und SK Hynix, verwendet gestapelte Chips und TSVs. Der erste HBM-Speicherchip wurde 2013 von SK Hynix hergestellt. Im Januar 2016 kündigte Samsung Electronics eine frühe Massenproduktion von HBM2 mit bis zu 8 GB pro Stack an.

2017 kombinierte Samsung Electronics 3D-IC-Stacking mit seiner 3D-  V-NAND- Technologie (basierend auf der Charge-Trap-Flash- Technologie) und fertigte seinen 512  GB KLUFG8R1EM Flash-Speicherchip mit acht gestapelten 64-Layer-V-NAND-Chips. 2019 produzierte Samsung einen 1- TB- Flash-Chip mit 16 gestapelten V-NAND-Dies. Ab 2018 erwägt Intel den Einsatz von 3D-ICs zur Leistungssteigerung. Ab April 2019 können Speicherbausteine ​​mit 96-Layer-Chips von mehr als einem Hersteller gekauft werden; Toshiba hat im Jahr 2018 96-Layer-Geräte hergestellt.  

Siehe auch

Anmerkungen

Verweise

Weiterlesen

  • Philip Garrou, Christopher Bower, Peter Ramm: Handbook of 3D Integration, Technology and Applications of 3D Integrated Circuits . 1 und Bd. 2, Wiley-VCH, Weinheim 2008, ISBN  978-3-527-32034-9 .
  • Yuan Xie, Jason Cong, Sachin Sapatnekar: Dreidimensionales integriertes Schaltungsdesign: Eda, Design And Microarchitectures , Herausgeber: Springer, ISBN  1-4419-0783-1 , ISBN  978-1-4419-0783-7 , 978-1441907837, Erscheinungsdatum: Dez. 2009.
  • Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: Handbook of 3D Integration, 3D Process Technology Vol. 3, Wiley-VCH, Weinheim 2014, ISBN  978-3-527-33466-7 .
  • Paul D. Franzon, Erik Jan Marinissen, Muhannad S. Bakir, Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: Handbook of 3D Integration: "Design, Test, and Thermal Management of 3D Integrated Circuits", Vol. 2, No. 4, Wiley-VCH, Weinheim 2019, ISBN  978-3-527-33855-9 .

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